JPH0360501A - ディジタル式クロック発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ この発明は基準信号に対して所定の周波数範囲内で、任
意の・クロック周波数が得られるようにしたクロック発
生装置であって、しかも、その主要部分を純デイジタル
式に構成したディジタル式クロック発生装置に関する。

［従来の技術］ 従来から、ある周波数（クロック周波数を含む）を得る
ためのクロック発生装置としては、基準周波数を逓倍若
しくは分周したりして求めたり、フェーズ・ロックド・
ループ（ＰＬＬ）を使用したりして求めている。

第１１図は前者の例であって、基準周波数の逓倍と分局
の組合せによるクロック発生装置の一例を示す。

水晶発振器１から出力された基準クロックはバッファ２
を介して共振回路３に供給される。共振回路３は周波数
逓倍回路として機能するもので、−対のコンデンサ３　
ａ　＊　３　ｂと、共振トランス４の１次コイル４ａが
直列接続されて構成され、基準クロックの基準周波数が
逓倍されて出力される。

逓倍された基準信号は共振トランス４の２次コイル４ｂ
を経てコンパレータ５に供給されて２値化される。そし
て、最後に分周器６で所定のクロック周波数に分周され
て出力端子７より、所定の周波数を持つクロック信号が
出力される。

第１２図に示す従来のクロック発生装置は、水晶発振器
１１から出力された基準クロックがＰＬＬ１８に供給さ
れる。ＰＬＬ１８は可変発振器（ＶＣＯ）１３と、その
周波数を分周する分周器１４と、位相比較器１２とで構
成され、基準りａツクと分局出力とが位相比較され、そ
の比較出力で可変発振Ｎ１３の発振周波数が制御される
。

ＰＬＬ１８より出力された基準クロックはコンパレータ
１５で２値化され、その出力が分局器１６において所定
比まで分周されることによって、出力端子１７に所定周
波数のクロック信号が出力される。

このクロック発生装置は、映像信号を記録したり、無線
通４３などを行なう際に使用されるＦＭ変調器などにお
いて使用される基準クロックの発生器として適用されて
いる。

［発明が解決しようとする課Ｗｉ］ 第１１図に示すクロック発生装置では、共振回路３で構
成された周波数選択回路がコンデンサ３ａ、３ｂ及びコ
イル４ａのフィルタで構成されている関係上、周波数の
選択機能が十分ではなく、出力イε号の波形にジッタを
伴う欠点がある。

第１２図に示すクロック発生装置では、可変発振器１３
とＰＬＬ１８のループフィルタの性能によっては、発生
周波数を広範囲に安定して発生させることが難しくなる
。

このような課題を解決するには、本出願人が既に提案し
ているクロック発生Ｎ（特願平１−１３４１５７号及び
特願平１−１３４１５８号）にあるように、周波数設定
信号で基準信号（クロック４８号）の周波数をディジタ
ル的に変調するような構成とすればよいが、そうするた
めには設定４８号と基１！信号のディジタル乗算処理を
行なう必要がある。この乗算出力は基準信号が正弦波信
号若しくは余弦波信号であるため、特に設定４Ｓ号と基
準４８号を乗算する乗Ｘ器の構成が複雑化する欠点があ
る。

乗算器が論理回路などで構成できれば、回路構成が容易
になると共に、■Ｃ化にも有利である。

そこで、この発明はこのような課題を解決したもので、
従来の課題を解決すると共に、主要部分をディジタル化
したクロック発生装置を提案するものである。

［課題を解決するための手段］ 上述の課題を解決するため、この発明においては、クロ
ック周波数を設定するための設定４８号を積分する積分
器と、その積分出力を位相変調する位相変調器と、基準
信号の発生器と、比較器とを有し、 基準信号発生器では、基準発振出力がπ／２ずつ順次位
相がずれたディジタル基準信号が形成され、 上記位相変調器では、積分出力である設定信号がディジ
タル設定信号に変換され、 このディジタル設定信号と上記基準４５号とがディジタ
ル乗算器において乗算されるに際しては、上記設定信号
として直交位相関係を有する一対のディジタル設定信号
に変換されたときには、一対のディジタル乗算器が使用
されると共に、 これら乗算出力の加算出力が、所定のクロック周波数を
有するクロツク４＝号として使用されるようになされた
ことを特徴とするものである。

［作　用］ 第１図及び第１０図において、積分出力である設定信号
が位相変調器３０において、直交位相関係を有する第１
及び第２のディジタル設定４８号に変換される。この位
相変調器３０には、直交位相関係を有する第１及び第２
のディジタル基準信号が供給される。

そして、第１のディジタル設定信号と第１のディジタル
基準信号がディジタル乗算器３５に、第２のディジタル
設定信号と第２のディジタル基準信号がディジタル乗算
器３６に夫々供給される。夫々のディジタル乗算出力が
加算される。ディジタル乗算出力を加算すると、第２の
ディジタル基準４８号の位相のみが変調された出力（ク
ロッ９４５号）ｃｏｓ　（２πｆ　ｃ　ｔ＋ｃ）が得ら
れる。

このクロック信号は基準信号の位相を入力した設定信号
のビット数（ビットデータの内容）に応じて変化させて
いるので、これは結果として基準信号が設定信号によっ
て周波数変ＦＪｔｉされているのと等価である。つまり
、出力端子には設定信号によって定まる周波数を有する
クロック信号が得られる。

クロック信号は第６図のように、基準信号の周波数ｆｃ
に対する＃数的な単一の周波数の信号であって、その基
本周波数間隔ｄｆはディジタル乗算！３５．３６の分解
能によって決り、どの周波数をクロック周波数として選
択するかは、入力設定信号のビットデータの内容によっ
て相違する。

つまり、離散的なりロック信号ａ、ｂ、ｃ。

ｄ、・・・のうち、どの周波数のクロッ９４５号を選択
するかは、入力設定信号のビットデータの内容で決まる
。ビットデータが全て「０」であるときには、Ｃ＝Ｏで
あるから、この場合には基準信号がクロック信号として
出力される。

［実　施　例］ 以下、この発明に係るディジタル式のクロック発生装置
の一例を、第１図以下を参照して詳細に説明する。

このディジタル式クロック発生装置１０は、端子２１に
供給された設定信号を積分する積分器２０と、その積分
出力を位相変調する位相変調器３０と、基準信号の発生
器５０とで構成される。

設定（ｇ号は出力端子４３に得ようとするクロック（３
号の周波数を定めるのに使用され、後述するようにその
ビット数（ビットデータの内容）を設定することによっ
て希望する単一周波数のクロック信号が得られる。ただ
し、出力されるクロック信号の周波数範囲は、所定の周
波数Δｆの範囲内である。

端子２１に供給されたディジタル設定信号（本例では、
８ビツトのディジタル信号）はレジスタ２３より出力さ
れたｌクロック前の設定信号と加算Ｎ２４において加算
される。

加算器２４は２ｎビツト（ｎは整数）構成の加算器であ
って、本例ではｎ＝５としている。そのため、８ビツト
の設定（８号はその下位８ビツトに入力され、残り２ビ
ツトはＯ入力となされる。そして、この加算出力（１０
ビツト構成）が再びレジスタ２３に入力される。

このように１クロツク前の設定信号を順次加算すること
によってレジスタ２３からは積分されたディジタル設定
信号が得られる。

レジスタ２３において使用されるクロックＣＫＯは基準
信号の発生器５０に設けられたシフトレジスタ５２より
出力されるディジタル基準信号のうち、基準位相のディ
ジタル基準信号ＣＫＯ（第３図Ｂ）が使用される。クロ
ックＣＫＯは端子２５より供給される。端子２６はレジ
スタ２３に対する初期設定用のクリヤ端子である。

５１は水晶発振器などで構成された基準発振器であって
、本例では、２．５ＭＨｚＸ４＝１０゜０ＭＨｚが使用
される。

ディジタル的に積分された設定信号は位相変調Ｎ３０に
供給される。

位相変調器３０には、一対の波形変換ＲＯＭ３２．３３
が設けられており、入力したディジタル設定信号が、互
いに直交位相関係にある２つのディジタル設定信号に変
換される。

すなわち、夫々の波形変換ＲＯＭ３２．３３には第２図
に示すような余弦波及び正弦波に対応した振幅値（ディ
ジタル信号）が格納され、入力ディジタル設定信号のビ
ットデータの内容に対応した振幅値が同時に参照されて
、互いに直交関係にある２つのディジタル設定信号（余
弦ディジタル設定（ｇ号ｃｏｓ（ｃ）と、正弦ディジタ
ル設定信号５ｉｎ（Ｃ））が出力される。位相Ｃは入力
ディジタル設定信号のビットデータの内容に対応する。

余弦ディジタル設定信号ｃｏｓ（ｃ）及び正弦ディジタ
ル設定信号５ｉｎ（ｃ）は、２ｎビツト構成の第１及び
第２のディジタル乗算Ｍ３５，３６に供給される。第１
及び第２のディジタル乗算器３５゜３６には、ディジタ
ル設定信号の他に、ディジタル基準信号ＣＫが供給され
る。

本例では、基準発振Ｍ５１からの発振信号４０Ｋ（第３
図Ａ〉が４ビツトのシフトレジスタ５２に供給されて、
π／２ずつ順次位相がずれた４つのディジタル基準信号
ＣＫＯ−ＣＫ３（同図Ｂ−Ｅ）が形成される。

基準の位相をもつディジタル基準信号がＣＫＯであるも
のとすれば、これよりπ／２．２π／２．３π／２だけ
ずれた４つのディジタル基準信号ＣＫＯ−ＣＫ３を使用
することによって、状態ｌ→状態Ｏ→状態−１→状ｎＯ
の順番に繰り返し変化する信号に対応させることができ
る。

繰り返し変化する信号とは、ディジタル基準信号をアナ
ログ化したときの基準信号のことであり、上述した各状
態は基準信号ＣＫと同一周波数の正弦波信号ｓｉｎ　（
２ｎ　ｆ　ｃ　ｔ）のＯ，、＋ｒ／２．２π／２．３ｎ
／２の位相での振幅値に対応させることが可能である。

したがって、４つのディジタル基準信号ＣＫＯ〜ＣＫ３
で１つの正弦波信号５ｉｎ（２πｆａｔ）を表現するこ
とができ、そのときの振幅値は、夫々０，１，０．−１
となる。

以後の説明では、４つのディジタル基準信号ＣＫＯ−Ｃ
Ｋ３を正弦ディジタル基準信号５ｉｎ（２πｆｃｔ）と
いう。

さて、正弦ディジタル基準信号５ｉｎ（２πｆｃｔ）を
構成する４つのディジタル基準信号ＣＫＯ〜ＣＫ３は、
レジスタで構成された１クロツク遅延器３１に供給され
て、夫々が１クロック分遅延される。この遅延量は、位
相的にはπ／２に相当するから、このｌクロック遅延Ｎ
３１を通すことによって、余弦ディジタル基準信号ＣＫ
ｃ　（＝　−ｃｏｓ　（２πｆａｔ））が出力される。

この１クロツク遅延器３１の存在で、基準信号ＣＫは、
直交位相関係にある第１及び第２のディジタル基準信号
（正弦ディジタル基準信号５ｉｎ（２πｆａｔ）と余弦
ディジタル基準信号−ＣＯＳ（２πｆａｔ））に変換さ
れたことになる。

正弦ディジタル基準信号５ｉｎ（２πｆｃｔ）と余弦デ
ィジタル設定信号ｃｏｓ（ｃ）とが第１のディジタル乗
算Ｗ３５に供給され、余弦ディジタル基準信号−ｃｏｓ
　（２７ｒｆ　ｃ　ｔ）と正弦ディジタル設定信号５ｉ
ｎ（ｃ）とが第２のディジタル乗算器３６に供給される
。

ディジタル乗算器３５の乗算動作を説明する。

正弦ディジタル基準信号としての４つのディジタル基準
信号ＣＫＯ〜ＣＫ３を使用して、上述したような４つの
状態を実現するには、例えば状態Ｏ（０相及び２π／２
相の２つ）のときには、余弦ディジタル設定信号ｃｏｓ
（ｃ）のビットＤｔ　　（ｉ＝０〜８）の内容に拘らず
、０が出力され、状態１のときには、そのまま出力され
、そして、状態−１のときには、反転して出力されるよ
うな乗算動作を実現すればよい。

このような乗算動作は、簡単な論理回路で構成できる。

第４図はその一例であって、１０ビツトのディジタル乗
算Ｎ３５は１０個のナンド回路３５Ａとイクスクルーシ
ブオア回路３５Ｂ及び３５Ｃとで構成される。

余弦ディジタル基準信号を構成するビットＤＯ〜Ｄ９の
夫々が対応するナンド回路３５Ａに供給されると共に、
正弦ディジタル基４４Ｍ号のうち、２つのディジタル基
準信号ＣＫＯ，ＣＫ２かナンド回路３５Ａに共通に供給
される。

ナンド出力は夫々のイクスクルーシブオア回路３５Ｂに
供給され、これらにはその最上位ビットに対するナンド
出力が供給されるイクスクルーシブオア回路３５Ｃを除
き、ディジタル基準信号ＣＫ３が共通に供給される。

最上位ビットＤ９は符号ビットであるので、これに対応
したイクスクルーシブオア回路３５Ｃには、ディジタル
基準信号ＣＫＩの反転信号が供給される。

この構成における真理値表を第５図に示す。同図Ａは、
ビットＤＯからＤ８までの入出力関係を示す。その上段
はビットＤｏからＤ８までが「Ｌ」のときのものであり
、下段は「Ｈ」のときのものである。状態Ｏでは、「Ｌ
」　（このレベルをＯとする）が出力され、状態１では
、入力がそのまま出力され、状態−１では反転して出力
される。

同図Ｂは同様に、ビットＤ９についての真理値表であっ
て、「Ｌ」がマイナス（−）を、ｒＨ。

がプラス（＋）を表わすものとする。

そして、アナログの基準信号（正弦波（ｆｉ号）を考え
たとき、その零点を’　Ｏ（＝１０００００００００）
　Ｊとし、最小値を’−５１２（−０００００００００
０）　Ｊ　、最大値を「◆５１１（−１１１１１１１１
１１）」としたときには、状態ＯのときのビットＤ９と
の乗算出力は、Ｏであるので、（００００００００００
）ではなく、（１０００００００００）としなければな
らない。そうなるように、論理構成がなされている。

また、同図Ｂより明らかなように、状態１のときは符号
ビットＤ９がそのまま出力され、状態−１のときには反
転して出力される。

ディジタル乗算Ｍ３６も同様に構成されているので、そ
の説明は省略する。

以上のようにディジタル乗算器３５．３６を構成すれば
、比較的簡単な構成で、夫々より正弦信号と余弦信号の
ディジタル乗算出力を得ることができる。したがって、
第１のディジタル乗算Ｎ３５からは、 ５ｉｎ（２πｆｃｔ）・ｃｏｓ（ｃ）・・・　（１）が
出力される。

第２のディジタル乗算器３６からは、 −ｃｏｓ　（２ｎｆ　ｃ　ｔ）　　・ｓｉｎ　（ｃ）　
　・・・（２）が出力される。

夫々の乗算出力はバッファレジスタ３７．３８を経てデ
ィジタル加算Ｎ３９で加算、本例では減算される。ディ
ジタル加算Ｗ３９の出力は以下のようになる。

ｓｉｎ　（２ｒｆ　ｃ　ｔ）　　・ｃｏｓ　（ｃ）＋　
ｃｏｓ　（２７！　ｆ　ｃ　ｔ）　　・ｓｉｎ　（ｃ）
＝ｃｏｓ（２πｆｃｔ十〇）　　・・・　（３）このよ
うに、余弦ディジタル基準信号ｃｏｓ（２πｆｃｔ）に
対してＣだけ位相が遅れた余弦ディジタル基準４８号ｃ
ｏｓ（２πｆｃｔ十ｃ）が出力される。この余弦ディジ
タル基準（ｇ号ｃｏｓ（２πｆｃｔ＋ｃ）が、Ｄ／Ａ変
換器４０でアナログ信号に変換され、これがさらにバン
ドパスフィルタ４１で帯域制限されたのち、比較器４２
に供給されて端子４３には、２値のクロック信号が出力
される。

このようにして出力端子４３に得られたクロックイ３号
にあっては、ディジタル基準信号の１サイクルごとに、
このディジタル基準信号に対する入力設定４８号の振幅
に応じてその位相を高速に（ｌ／　ｆ　ｃの時間）、変
化させることができ、結果としてＦＭ変調を行なうこと
ができる。

これは、結果として出力されるクロック周波数そのもの
が入力設定信号によって制御されたことになる。

バンドパスフィルタ４１の帯域特性を第８図に示す。キ
ャリヤ周波数ｆｏを中心にして、±４ｆ。

のところで減衰量が１７（２°−１）以上で、±１／　
２　ｆ　ｏの範囲の周波数は十分に通過できるような帯
域特性に選定されることが望ましい。

さらに、キャリヤ周波数ｆｏを中心にして、±１　／　
２　ｆ　ｏの周波数範囲で、位相遅れ特性が周波数に対
して、第９図のように線形特性を保つようにバンドパス
フィルタ４１の位相特性が選定されることが望ましい。

ところで、上述したディジタル乗算器３５．３６に入力
した正弦ディジタル基準信号５ｉｎ（２πｆａｔ）及び
余弦ディジタル基準信号−ｃｏｓ（２ｎｆｃｔ）の位相
分解能は夫々、ディジタル乗算器３５．３６のビット構
成に依存する。例えば、ディジタル乗算器３５．３６が
夫々１０ビツト構成とすると、０．３５°　（＝３６０
０÷１０２３）となる。

単位時間当たりの最小位相変化ｄｃと周波数変化ｄｆと
の関係は次式で表わされる。

ｄｆ＝（１／２π）（ｄｃ／ｄｔ）　　・・・　（４）
よって、単位時間当たりの最小位相変化ｄａと最大周波
数偏移Δｆの関係は次式となる。

Δｆ＝ｄｆ　（２８−１）　　・・・　（５）位相Ｃは
短周期ごとの正負の極性も選択可能なことを考慮すると
、発振可能な周波数ｆは、ｆ＝ｆｃ土Δｆ　　・・・　
（６） つまり、基準発振器５１からの基準周波数ｆｃを中心周
波数として±Δｆの範囲内の周波数を出力させることが
できる。

したがって、 ｄｃ＝６．１４Ｘ１０−３ラジアン−−・　（７）ｄ　
ｔ　＝４００ｎｓｅｃ（Ｊ／ｆｃ；２．５Ｍ）Ｉｚ）　
・・・（８）であるときには、 Δｆ＝０．６２３ＭＨｚ　　・・・　（９）ｄｆ−２４
４３Ｈｚ　　　　・・・　（１０）となり、ｄｆ間隔で
（６）式の範囲内の周波数が得られる。ｄｆの値はディ
ジタル乗算器３５．３６の分解能によって決まる。

以上のことを総合するならば、第６図に示すように、ク
ロック信号は基準信号の周波数ｆｃを中心として±Δｆ
の範囲内の周波数となる。そして、基準信号の周波数ｆ
ｃを基準にしてｄｆ間隔で、ａ、ｂ、ｃ、ｄ、　　・・
・のように単一の周波数を出力させることができる。ｄ
ｆの間隔はディジタル乗算器３５．３６の取り扱うこと
のできるビット数によって決り、ビット数が少ないとき
にはｄｆの間隔が広く、ビット数が大きいときにはｄｆ
の間隔が狭くなる（第６図、第７図参照）。

どの周波数を出力させるかは、位相Ｃの値と極性、つま
り入力設定信号のビットデータの内容によって選択する
。ビットデータが小さいときには、基準信号に近い周波
数のクロックイ３号が選択され、ビットデータが大きい
ときには、基′４４号より離れた周波数のクロック信号
が選択される。

因みに、上述した８ビツト構成の入力設定信号のビット
データが全て「Ｏ」であるときには、Ｃ＝０であるため
に、基準信号そのものが出力される。ビットデータが小
さいときに出力されるクロック１３号の一例を第６図及
び第７図に実線で示す。

また、第６図Ａ及び第７図Ａのように、位相Ｃの極性が
正のときには、クロック信号としては基準信号より高い
周波数のものが出力され、負のときには第６図Ｂ及び第
７図Ｂのように、基準信号より低い周波数のものが出力
される。

位相Ｃの極性を正から負に変更するには、例えばディジ
タル乗算器３５．３６の入力する正弦及び余弦のデ７ジ
タル設定信号ｓｉｎ　（ｃ）　＋　ｃｏｓ　（ｃ）を逆
転させればよい。

なお、上式より明らかなように、入力設定信号の入力電
圧と、基４信号の出力周波数とは完全に直線関係となる
。すなわち、線形特性となる。

また、設定可能な周波数範囲ｆｃ±Δｆは次式％式％ ） 従って、選定する中心周波数ｆｃにより、広範囲な周波
数のクロックが発生できる。

また、基準発振器５１からの基準信号をディジタル的処
理によりその周波数を結果的に変化させるようにしてい
るので、周波数の変動は本タロツク発生装置の温度特性
のみに依存する。従って、温度特性のよいクロック発生
装置が実現できる。

第１０図はこの発明の他の例を示す。

同図において、正弦ディジタル基準信号５ｉｎ（２７ｒ
ｆｃｔ）が減衰器４４に供給されて、その入力レベルが
、１　／（２″−１）に減＊され、その後第３のディジ
タル乗！Ｅ器４５に供給される。ｎはビット数であって
、本例では５ビツトとする。第３のディジタル乗算器４
５にはさらに余弦ディジタル設定信号ｃｏｓ（ｃ）のう
ち下位５ビツトが供給される。

第３のディジタル乗算器４５では、余弦ディジタル設定
信号ｃｏｓ（ｃ）の振幅が正弦ディジタル基準（８号に
よって変調きれ、その後、バッファレジスタ４６を経て
ディジタル加算器３９に供給される。

同様に、余弦ディジタル基準信号−ｃｏｓ　（２πｆｃ
ｔ）が減衰Ｎ４７に供給されることによって、その入力
レベルが、１／（２°−１）に減衰され、その後第４の
ディジタル乗算器４８に供給される。

第４のディジタル乗算器４８には、正弦ディジタル設定
４５号５ｉｎ（ｃ）のうち下位５ビツトが供給される。

そして、正弦ディジタル設定信号５ｉｎ（ｃ）のうち上
位５ビツトが第２のディジタル乗３ＸＷ３６に供給され
る。そして、夫々の乗算出力がバッファレジスタ３８．
４９を経てディジタル加算器３９に供給される。

さて、ディジタル基準信号の最大振幅をｎピット、つま
り５ピツトで分解した場合、１ビツト当たりの大きさは
ディジタル基準信号の最大振幅の１／（２’−１）にな
る。したがって、減衰器４４と第３のディジタル乗算器
４５とで、第１のディジタル乗算器３５の最小分解振幅
をさらに５ビツトで分解したことになる。その結果、一
対のディジタル乗算器３５．４５と減衰器４４とで、２
ｎピツトのディジタル乗算器として機能することになる
。

そのため、この構成によれば、５ビツト構成のディジタ
ル乗算器を使用できるため、その価格が非常に安くなる
。

第１図及び第１０図の例は何れも、正弦ＲＯＭ３３と余
弦ＲＯＭ３２の夫々を使用して正弦及び余弦のディジタ
ル設定信号を得るようにした場合である。正弦信号と余
弦信号とは直交位相関係にあるから、その何れか一方の
ＲＯＭのみを使用しても、正弦及び余弦のディジタル設
定１３号を生成することができる。

なお、この発明は上述した実施例に限定されるものでは
ない。例えば、正弦波１８号と余弦波信号は位相が１／
４周期ずれただけで、全く等しい信号であるから、上述
した実施例において正弦波信号と余弦波信号を交換して
も全く同じ効果が得られる。

また、ディジタル乗算器３５．３６，４５．４８におい
ては、正弦波同士、余弦波同士を乗算するように構成１
７てもよい。

ディジタル乗算Ｎ３９においては、減算処理ではなく、
加算処理を行なってもよい。

［発明の効果］ 以上説明したように、この発明によれば、直交位相関係
を有する第１及び第２のディジタル設定４＝号と、同じ
く、直交位相関係を有する第１及び第２のディジタル基
′４信号とを互いに乗算し、夫々の乗算出力を加算した
出力をクロック信号として使用するようにしたものであ
る。

これによれば、基準信号に対して所定の周波数範囲内で
あれば、設定信号によって任意の周波数のクロック信号
を得ることができる。そのため、基準（８号に非常に近
い周波数のクロック信号でも簡単に得ることができる。

基準信号よりも周波数の高いクロック信号でも簡単に得
られる。

また、基準信号の１サイクルごとに演算するというディ
ジタル周波数変換処理が行なわれるため、この発明によ
れば、線形特性が優れ、高次歪のない、クロック発生装
置を実現できる。

また、ディジタル基準信号の位相をＯ２π／２゜３π／
２に対応するタイミングパルスとして定義して、正弦基
準信号の代りに使用するようにしたから、ディジタル乗
算器を簡単な論理回路で構成できる実益を有する。ＩＣ
化も容易である。

【図面の簡単な説明】

第１図及び第１０図は夫々この発明に係るディジタル式
クロック発生装置の一例を示すブロック図、第２図はＲ
ＯＭのデータ内容を示す図、第３図はディジタル基準信
号の波形図、第４図はディジタル乗Ｘ器の接続図、第５
図はその真理値表の図、第６図及び第７図はクロック信
号の説明図、第８図はバンドパスフィルタの帯域特性図
、第９図はその位相特性図、第１１図及び第１２図は従
来のＦＭ変調器の系統図である。 １０・・・クロック発生装置 ２０・・・積分器 ３０・・・位相変調器 ３２．３３・・・正弦及び余弦ＲＯＭ

Claims (1)

【特許請求の範囲】
1. （１）クロック周波数を設定するための設定信号を積分
   する積分器と、その積分出力を位相変調する位相変調器
   と、基準信号の発生器と、比較器とを有し、 基準信号発生器では、基準発振出力がπ／２ずつ順次位
   相がずれたディジタル基準信号が形成され、 上記位相変調器では、積分出力である設定信号がディジ
   タル設定信号に変換され、 このディジタル設定信号と上記基準信号とがディジタル
   乗算器において乗算されるに際しては、上記設定信号と
   して直交位相関係を有する一対のディジタル設定信号に
   変換されたときには、一対のディジタル乗算器が使用さ
   れると共に、 これら乗算出力の加算出力が、所定のクロック周波数を
   有するクロック信号として使用されるようになされたこ
   とを特徴とするディジタル式クロック発生装置。