DE69029916T2

DE69029916T2 - Taktsignalgenerator

Info

Publication number: DE69029916T2
Application number: DE69029916T
Authority: DE
Inventors: Yonejirou Hiramatsu; Shun-Ichi Satou
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-03-29
Filing date: 1990-03-28
Publication date: 1997-08-14
Anticipated expiration: 2010-03-29
Also published as: CA2029872A1; US5132554A; CA2029872C; WO1990011662A1; EP0417328B1; DE69029916D1; EP0417328A1; KR920700512A; EP0417328A4; KR930011837B1; ES2097144T3

Description

Die Erfindung betrifft allgemein Taktsignalgeneratoren. Genauer gesagt, betrifft die Erfindung eine Taktsignal-Erzeugungsvorrichtung zur Verwendung in einer Schreibtakt-Erzeugungsschaltung eines Zeitbasiskorrektors oder dergleichen zum Erzeugen eines Taktsignals zum Synchronisieren eines extern zugeführten Horizontalsynchronisiersignals mit einem Bezugssynchronisiersignal.
Beim Aufzeichnen eines Videosignals auf einer optischen Platte oder in einem Videobandrecorder in Form eines analogen Signals, und beim Abspielen desselben, wird ein Zeitbasiskorrektor dazu verwendet, eine Zeitbasisschwankung aus dem abgespielten Videosignal zu entfernen.
Fig. 1 ist ein schematisches Blockdiagramm, das ein Beispiel eines herkömmlichen Zeitbasiskorrektors zeigt. Gemäß Fig. 1 empfängt ein Anschluss 26 ein abgespieltes Videosignal (Stehbildsignal) mit schwankender Zeitbasis. Dieses abgespielte Videosignal wird an einen A/D-Umsetzer 21 und eine Schreibtakt-Erzeugungsschaltung 24 gegeben. Die Schreibtakt-Erzeugungsschaltung 24 trennt aus dem abgespielten Videosignal ein Horizontalsynchronisiersignal ab, und sie erzeugt auch ein Schreibtaktsignal W CK, das einer Zeitbasisschwankung des abgespielten Videosignals entspricht. Auf das Schreibtaktsignal W CK hin tastet der A/D-Umsetzer 21 das abgespielte Videosignal ab und digitalisiert dasselbe, um es an einen Speicher 22 zu geben. Der Speicher 22 schreibt das digitalisierte Videosignal auf das Schreibtaktsignal W CK mit derselben Zeitbasisschwankung hin ein.
Indessen wird ein externes Bezugssynchronisiersignal an eine Lesetakt-Erzeugungsschaltung 25 gegeben, die ein Lesetaktsignal R CK erzeugt, das mit dem externen Bezugssynchronisiersignal mit fester Zeitbasis synchronisiert ist und das an den Speicher 22 und einen D/A-Umsetzer 23 gegeben wird. Auf das Lesetaktslgnal R CK hin liest der Speicher 22 das eingespeicherte digitale Videosignal und gibt dasselbe an den D/A-Umsetzer 23. Auf dieses Lesetaktsignal R CK hin setzt der D/A-Umsetzer 23 das digitale Videosignal in ein analoges Signal um. Daher weist das vom D/A-Umsetzer 23 an einem Ausgangsanschluss 27 ausgegebene Videosignal eine feste Zeitbasis auf.
Das Zeitbasis-Korrekturvermögen eines solchen Zeitbasiskorrektors, wie er in Fig. 1 dargestellt ist, hängt davon ab, ob das Schreibtaktsignal W CK erzeugt werden kann oder nicht, das genau der Zeitbasisschwankung des abgespielten Videosignals entspricht. Ein herkömmlich vorgeschlagener BCO (impulsbündelgesteuerter Oszillator) unter Verwendung solcher Elemente wie eines Quarzoszillators, einer Spule und eines Kondensators ist nicht zufriedenstellend, weswegen eine Schaltung mit einem großen Frequenzansprechbereich und hoher Ansprechgeschwindigkeit erforderlich ist. Ein derartiger BCO neigt stark dazu, instabil zu werden und durch Störsignale, Signalverlaufsverzerrungen, Signalausfall oder Bitversatz beeinflusst zu werden.
So erfolgten verschiedene Verbesserungen bei einer Impulsbündel-Torschaltung oder einer Synchronisiersignal-Abtrennschaltung in einem Zeitbasiskorrektor, um eine Abschwächung einer Zeitbasisschwankungskomponente in einem eingegebenen Videosignal zu verhindern, während ein Einfluss von Störsignalen oder dergleichen verringert wird. Z. B. werden als Horizontalsynchronisiersignal-Abtrennschaltung eine Verzögerungsschaltung, eine Synchronisiertorschaltung unter Verwendung eines Torsignals und mit einem Schwungradoszillator sowie eine solche Schaltung verwendet, die einen Signalausfall erfasst, um Signalausfall-Störsignale in einem Videosignal stummzuschalten und das Abtrennen eines Synchronisiersignals oder einen Klemmvorgang zu verhindern. Als Farbburst-Torschaltung zum Verstärken und Abtrennen eines Synchronisiersignals und eines Farbburstsignals wird eine breitbandige Schaltung verwendet.
Fig. 2 zeigt ein Beispiel eines Falls, bei dem ein genaues Schreibtaktsignal W CK unter Verwendung des so abgetrennten Synchronisiersignals und des Farbburstsignals erzeugt wird
Bei der in Fig. 2 dargestellten Schreibtakterzeugungsschaltung 24 wird ein Horizontalsynchronisierslgnal über einen Anschluss 40 an einen Phasenkomparator 31 gegeben. Der Phasenkomparator 31 vergleicht die Phase des Horizontalsynchronisiersignals mit der eines Signals, wie es durch Frequenzunterteilung des Ausgangssignals eines durch eine variable Spannung gesteuerten Oszillators (VCO) 33 mittels einer Frequenzteilerschaltung 34 erhalten wird, um über ein Schleifenfilter 32 eine Abweichungsspannung an den VCO 33 zu liefern. Der Phasenkomparator 31, das Schleifenfilter 32, der VCO 33 und die Frequenzteilerschaltung 34 bilden eine PLL-Schleife. Das Schleifenfilter 32 ist vorhanden, um eine Schwingung dieser PLL-Schleife zu verhindern, wobei wegen des Schleifenfilters 32 selbst bei einer plötzlichen Phasenschwankung des Videosignals das Ausgangssignal des VCO 33 der Phasenschwankung kaum folgt, was dazu führt, dass es unabhängig von der Phase eines Unterträgers ist.
Das Ausgangssignal des VCO 33 wird an eine Frequenzteilerschaltung 35 gegeben, in der die Frequenz des Ausgangssignals durch vier geteilt wird, um ein 3fSC(fSC ist die Unterträgerfrequenz)-Signal auszugeben. Die Frequenzteilerschaltung 35 wird auf einen Impuls eines Farbburstsignals hin zurückgesetzt, wie es an einem Anschluss 41 eingegeben wird. Durch den Rücksetzvorgang wird die Phasendifferenz zwischen dem Signal 3fSC, dem frequenzgeteilten Ausgangssignal der Frequenzteilerschaltung 35 und dem Farbburstsignal hinsichtlich der Farbunterträgerphase 30º oder weniger. Das auf 1/4 frequenz-geteilte Ausgangssignal der Frequenzteilerschaltung 35 wird an einen Phasenmodulator 35 gegeben, in dem die Phase des Ausgangssignals moduliert ist, wobei das modulierte Ausgangssignal an eine Frequenzteilerschaltung 37 gegeben wird, in der seine Frequenz durch drei geteilt wird, um eine Frequenz zu erhalten, die mit der des Farbunterträgers übereinstimmt. Das auf 1/3 frequenz-geteilte Ausgangssignal der Frequenzteilerschaltung 37 wird an einen Phasenkomparator 38 gegeben. Der Phasenkomparator 38 vergleicht, während ihm das Farbburstsignal zugeführt wird, die Phasen des auf 1/3 frequenz-geteilten Ausgangssignals und des Farbburstsignals, um über ein Schleifenfilter 39 eine Abweichungsspannung an den Phasenmodulator 36 zu geben. Auf die Abweichungsspannung hin moduliert der Phasenmodulator 36 die Phase des Signals 3fSC, um an einem Anschluss 42 ein Schreibtaktsignal W CK auszugeben, das dem Eingangsvideosignal folgt und eine Phase aufweist, die fest auf die des horizontal synchronisierten Signals eingestellt ist.
Da im Zeitbasiskorrektor 20 unter Verwendung der in Fig. 2 dargestellten Schreibtakterzeugungsschaltung 24 jedoch eine Regelung verwendet wird, bei der die Schleifenfilter 32 und 39 im VCO 33 zum Erzeugen eines Signals, aus dem ein Schreibtaktsignal erzeugt wird, bzw. in der Phasenmodulationsschaltung 36 für die Phasenverriegelung des Ausgangssignals der Frequenzteilerschaltung 45 auf ein Farbburstsignal verwendet werden, ermöglichen es selbst derartige Verbesserungen, wie sie oben beschrieben sind, nicht, eine Schreibtakterzeugungsschaltung mit hoher Ansprechgeschwindigkeit zu erzielen. Insbesondere im Fall einer Stehbilddatei auf einer optischen Platte ist es unmöglich, die Zeitbasis mit hoher Geschwindigkeit mittels Regelung vollständig zu korrigieren, da ein Rahmen eines Stehbilds nur für eine kurze Zeitspanne abgespielt wird und der Rotationsjitter der optischen Platte eine Hochfrequenzkomponente enthält.
Es ist eine Aufgabe der Erfindung, einen Taktsignalgenerator zu schaffen, der ein Taktsignal mit beliebiger Frequenz in einem vorbestimmten Frequenzbereich auf ein Bezugstaktsignal hin erzeugen kann.
Die Erfindung schafft einen Taktsignalgenerator, wie er durch Anspruch 1 definiert ist.
Anspruch 2 ist auf eine Ausführungsform der Erfindung gerichtet.
Gemäß der Erfindung kann ein Taktsignal mit beliebiger Frequenz auf ein Einstellsignal hin erzielt werden. Daher ist es möglich, leicht ein Taktsignal mit einer Frequenz sehr nahe an der eines Bezugssignals zu erreichen, wodurch leicht ein Taktsignal erhalten werden kann, das eine höhere Frequenz als das Bezugssignal aufweist.
Fig. 1 ist ein schematisches Blockdiagramm eines herkömmlichen Zeitbasiskorrektors.
Fig. 2 ist ein Blockdiagramm einer Schreibtakterzeugungsschaltung zur Verwendung im in Fig. 1 dargestellten Zeitbasiskorrektor.
Fig. 3 ist ein Blockdiagramm, das ein Beispiel zeigt, das zum Verständnis der Erfindung von Nutzen ist.
Fig. 4 ist ein Signalverlaufsdiagramm von Sinuswellendaten und Cosinuswellendaten, wie sie aus dem in Fig. 3 dargestellten ROM ausgelesen werden.
Fig. 5 ist ein Blockdiagramm, das ein anderes Beispiel zeigt, das für das Verständnis der Erfindung von Nutzen ist.
Fig. 6 ist ein Signalverlaufsdiagramm für jedes Bezugstaktsignal, wie es von der in Fig. 5 dargestellten Bezugstakterzeugungsschaltung ausgegeben wird.
Fig. 7 ist ein Diagramm, das die Bandcharakteristik des in Fig. 5 dargestellten Bandpassfilters zeigt.
Fig. 8 ist ein Diagramm, das die Phasencharakteristik desselben zeigt.
Fig. 9 ist ein Schaltbild, das ein Beispiel der in Fig. 5 dargestellten Bit-Digitalisierungsschaltung zeigt.
Fig. 10 ist eine Tabelle von Wahrheitswerten der in Fig. 9 dargestellten Bit-Digitalisierungsschaltung.
Fig. 11 ist ein Schaltbild, das ein Beispiel des in Fig. 5 dargestellten digitalen Multiplizierers zeigt.
Fig. 12A und 12B sind Tabellen, die Wahrheitswerte des in Fig. 11 dargestellten digitalen Multiplizierers zeigen.
Fig. 13 ist ein Blockdiagramm, das ein weiteres Beispiel zeigt, das für das Verständnis der Erfindung von Nutzen ist.
Fig. 14A, 14B, 15A und 15B sind Frequenzspektren von Taktsignalen, wie sie von der in Fig. 13 dargestellten Takterzeugungsvorrichtung erzeugt werden.
Fig. 16 ist ein Blockdiagramm, das noch ein weiteres Beispiel zeigt, das für das Verständnis der Erfindung von Nutzen ist.
Fig. 17 ist ein Blockdiagramm, das ein Ausführungsbeispiel der Erfindung zeigt.
Fig.3 ist ein Blockdiagramm, das ein Beispiel einer Takterzeugungsschaltung zeigt. Die Anordnung wird nun unter Bezugnahme auf Fig. 3 beschrieben. Ein Quarzoszillator 1 erzeugt ein Taktsignal mit Rechtecksignalverlauf mit einer Frequenz von z. B. 4,05 MHz (= fc) Das Bezugstaktsignal wird an ein Bandpassfilter 2 gegeben. Dieses Bandpassfilter 2 setzt das Bezugssignal mit Rechtecksignalverlauf in ein Sinussignal sin(2πfct) von 4,05 MHz um. π bezeichnet das Verhältnis aus dem Umfang eines Kreises zu seinem Durchmesser und t bezeichnet die Zeit. Das Sinussignal sin(2πfct) wird an einen ersten Multiplizierer 3, einen 1/4-Zyklusverzögerer 4 und einen A/D-Umsetzer 6 gegeben. Der 1/4-Zyklusverzögerer 4 verzögert das Eingangssinussignal sin(2πfct) um 1/4 Zyklus, um ein Cosinussignal cos(2πfct) als zweites Taktsignal auszugeben. Das Cosinussignal cos(2πfct) wird an einen zweiten Multiplizierer 5 gegeben.
Über einen Anschluss 11 wird ein Horizontalsynchronisiersignal an einen A/D-Umsetzer 6 gegeben. Das Horizontalsynchronisiersignal wird eingegeben, um die Phase eines Taktsignals auf die des Horizontalsynchronisiersignals einzustellen. Der A/D-Umsetzer 6 tastet die Spannung des Sinussignals sin(2πfct), woraufhin ein Horizontalsynchronisiersignal mit einer Zeitbasisschwankung erhalten wird, und er liefert dasselbe als digitales Signal an eine Operationsvorrichtung 7. In der Operationsvorrichtung 7 wird durch eine Anfangsphaseneinstellvorrichtung 8 eine Anfangsphase b eingestellt. Die Operationsvorrichtung 7 enthält einen ROM zum Einspeichern von Sinusdaten sowie einen ROM zum Einspeichern von Cosinusdaten (nicht dargestellt). Die Operationsvorrichtung 7 nimmt eine Operation zwischen einer Phasendifferenz (a - b = c) zwischen der Absolutphase des vom A/D-Umsetzers 6 gelieferten digitalen Signals und einer Phase b vor, wie sie von der Anfangsphaseneinstellvorrichtung 8 eingestellt wird, um eine Sinuskomponente sin(a-b) und eine Cosinuskomponente cos(a-b) mit der Phasendifferenz aus dem ROM auszugeben.
Die von der Operationsvorrichtung 7 ausgegebene Sinuskomponente sin(a-b) wird an den ersten Multiplizierer 3 geliefert, und die Cosinuskomponente cos(a-b) wird an den zweiten Multiplizierer geliefert. Der Multiplizierer 3 multipliziert das Sinussignal sin(2πfct) mit der Sinuskomponente sin(a-b), die ein erstes Erkennungssignal ist, und er gibt das Multiplikationsergebnis als analoges Signal aus. Der Multiplizierer 5 multipliziert das Cosinussignal cos(2πfct), das ein zweites Bezugssignal ist, mit der Cosinuskomponente cos(a-b), die ein zweites Erfassungssignal ist, um das Multiplikationsergebnis als Analogsignal auszugeben. Z. B. wird für die Multiplizierer 3 und 5 ein D/A-Umsetzer mit Vier-Quadranten-Multiplizierfunktion verwendet. Die von den Multiplizierern 3 und 5 ausgegebenen Multiplikationsergebnisse werden durch einen Addierer 9 addiert, dessen Additionsausgangssignal an einen Komparator 12 gegeben wird. Der Komparator 12 digitalisiert das Additionsergebnis, um es als Schreibtaktsignal W CK auszugeben.
Fig. 4 ist ein Signalverlaufsdiagramm für die Sinusdaten und die Cosinusdaten, wie sie aus dem in der in Fig. 3 dargestellten Operationsvorrichtung 7 enthaltenen ROM ausgelesen werden. Wie es aus Fig. 4 erkennbar ist, sind die Phase der Sinuskomponente sin(a-b) und diejenige der Cosinuskomponente cos(a-b) rechtwinklig zueinander.
Unter Bezugnahme auf die Fig. 3 und 4 wird nun ein spezieller Betrieb eines Beispiels eines Taktsignalgenerators beschrieben, wie er für das Verständnis von Nutzen ist. Das Bezugstaktsignal mit Rechtecksignalverlauf, wie es vom Quarzoszillator 1 ausgegeben wird, wird durch das Bandpassfilter 2 in ein Sinussignal sin(2πfct) von 4,05 MHz umgesetzt, das an den Multiplizierer 3, den 1/4-Zyklusverzögerer 4 und den A/D-Umsetzer 6 gegeben wird. Der 1/4-Zyklusverzögerer 4 verzögert das Sinussignal sin(2πfct) um 1/4 Zyklus, um ein Cosinussignal cos(2πfct) zu erzeugen, das ein zweites Taktsignal ist, und er gibt dasselbe an den Multiplizierer 7. Die Phasenauflösungen des Sinussignals sin(2πfct) und des Cosinussignals cos(2πfct), wie sie in die Multiplizierer 3 und 5 eingegeben werden, hängen von den Bitanordnungen der Multiplizierer 3 bzw. 5 ab. Wenn z. B. angenommen wird, dass beide Multiplizierer 3 und 5 fünf Bits verwenden, beträgt die Auflösung 11,25º (= 360º/32). Die Phasenauflösung wird auf Grundlage eines restlichen Zeitbasisfehlers auf Grundlage eines S/R-Verhältnisses bestimmt, das eine analoge Schaltung des Systems aufweist, oder aufgrund eines Korrekturbereichs für den Zeitbasiskorrektor, wie für das System erforderlich.
Wenn der A/D-Umsetzer 6 das Horizontalsynchronisiersignal mit der Zeitbasisschwankung über den Anschluss 11 empfängt, tastet er die Spannung des Sinussignals sin(2πfct) ab, um das Abtastergebnis als digitales Signal auszugeben. Die Operationsvorrichtung 7 empfängt das digitale Signal, und sie ermittelt die Absolutadresse a des digitalen Signals, um eine Phasendifferenz (a - b = c) zwischen der Absolutadresse der Phase b zu ermitteln, wie sie zuvor durch die Anfangsphaseneinstellvorrichtung 8 eingestellt wurde. Die Operationsvorrichtung 7 liest die Sinuskomponente sin(a-b) und die Cosinuskomponente cos(a-b) mit der Phasendifferenz aus dem eingebauten ROM aus. D. h., dass die Operationsvorrichtung 7 gleichzeitig auf den ROM für Sinuswellen und den ROM für Cosinuswellen zugreift, und zwar unter Verwendung der Phasen a und b als Adressen zum gleichzeitigen Ausgeben der Sinuskomponente und der Cosinuskomponente, für die die Phasendifferenz (a- b) vorliegt, als digitale Signale. Die von der Operationsvorrichtung 7 ausgegebene Sinuskomponente sin(a-b) wird an den Multiplizierer 3 gegeben, und die Cosinuskomponente cos(a-b) wird an den Multiplizierer 5 gegeben. Als Multiplizierer 3 und 5 werden solche verwendet, deren Ausgangsamplituden durch ein Bezugssignal eingestellt werden können, wenn ein eingegebenes digitales Signal, das ein Erfassungssignal ist, in ein analoges Signal umgesetzt wird.
Daher multipliziert der Multiplizierer 3 das Sinussignal sin(2πfct), das das erste Bezugssignal ist, mit der Sinuskomponente sin(a-b), die das erste Erfassungssignal ist, um das Multiplikationsergebnis sin(2πfct) sin(a-b) als analoges Signal auszugeben. Der Multiplizierer 5 multipliziert das Cosinussignal cos(2πfct), das das zweite Bezugssignal ist, mit der Cosinuskomponente cos(a-b), die das zweite Erfassungssignal ist, um das Multiplikationsergebnis cos(2πfct) cos(a-b) als analoges Signal auszugeben.
Die Multiplikationsausgangssignale der Multiplizierer 3 und 5 werden vom Analogaddierer 9 addiert, und es wird das folgende Ausgangssignal an den Komparator 12 gegeben:
sin(2πfct) sin(c) + cos(2πfct) cos(c) = cos(2πfct-c) ... (1), mit c = (a-b).
Wie es aus der Gleichung (1) ersichtlich ist, wird das erste Bezugssignal als Cosinussignal cos(2πfct-c) mit einer Phasenverzögerung c in bezug auf das Cosinussignal cos(2πfct) ausgegeben, das um 90º gegen das erste Bezugssignal versetzt ist. Das cosinussignal cos(2πfct-c) wird durch den Komparator 12 digitalisiert und als Schreibtaktsignal W CK ausgegeben. So ist das Schreibtaktsignal W CK ein Takt mit einer Phase, die mit der des Horizontalsynchronisiersignals synchronisiert ist.
Gemäß dem Vorstehenden enthält das ausgegebene Cosinussignal cos(2πfct-c) eine Phase c, die der Phasendifferenz zwischen dem Horizontalsynchronisiersignal und einem Takt des Bezugssignals entspricht. Genauer gesagt, wird die Phase des Cosinussignals cos(2πfct), dessen Phase mit der des Sinussignals übereinstimmt, momentan durch die Phasendifferenz c zwischen dem Sinussignal, das das Bezugssignal ist, und dem Horizontalsynchronisiersignal, das das Eingangssignal ist, geändert. Außerdem ist dieses Cosinussignal cos(2πfct) phasenstarr mit dem Horizontalsynchronisiersignal gekoppelt, das eine Zeitbasisschwankung aufweist. Wenn das Cosinussignal cos(2πfct) durch den Komparator 12 in ein digitales Signal umgesetzt wird, kann ein stabiles Schreibtaktsignal W CK erhalten werden.
Bei der obenbeschriebenen Schaltung wird eine Zeitbasiskorrektur eines abgespielten Videosignals nur dadurch ausgeführt, dass die Anfangsphase eines Schreibtaktsignals W CK auf die eines Horizontalsynchronisiersignals eingestellt wird, was zu einem zufriedenstellenden Effekt eines Zeitbasiskorrektors führt. Dies, da die Zeitbasisschwankung in einer Horizontalperiode sowohl für ein bewegtes Bild als auch ein Stehbild bei Komponentenaufzeichnung klein ist. Wenn ein genauerer Zeitbasiskorrektureffekt erforderlich ist, wird die Phase eines Schreibtakts (Lesetaktsignal R CK) des D/A-Umsetzers 23 zum Umsetzen eines digitalen Signals in ein analoges Signal in jeder Horizontalperiode auf Grundlage eines Phasenfehlers des Horizontalsynchronisiersignals, wie im in Fig. 1 dargestellten Speicher 22 abgespeichert, phasenmoduliert. Dann kann dieselbe Einrichtung wie die obenbeschriebene Schreibtaktsignal-Erzeugungsschaltung als Erzeugungsschaltung für das Lesetaktsignal R CK verwendet werden.
Da ein Sinussignal und ein Cosinussignal vollständig dieselben Signale sind, mit Ausnahme einer gegenseitigen Phasenverschiebung von 1/4 des Zyklus, kann auch dann, wenn die Sinuswelle und die Cosinuswelle beim in Fig. 3 dargestellten Ausführungsbeispiel vertauscht werden, genau derselbe Effekt erzielt werden.
Unter Verwendung eines Analogsubtrahierers kann ohne Addition durch den Analogaddierer 9 eine Subtraktion ausgeführt werden.
Fig. 5 ist ein Blockdiagramm eines anderen Beispiels einer Takterzeugungsschaltung, und Fig. 6 ist das zeitbezogene Diagramm für das Bezugstaktsignal, wie es von der in Fig. 5 dargestellten Bezugstakterzeugungsschaltung erzeugt wird. Die in Fig. 5 dargestellte Schaltung verwendet als Bezugstaktsignale solche Signale, die um jeweils 0, π/2, 2π/2 und 3π/2 phasenverschoben sind, und sie verwendet Digitalmultiplizierer 3a und 4a, wobei die Schaltung dieselbe wie die in Fig. 3 dargestellte, mit Ausnahme der folgenden Punkte, ist.
Die Bezugstakterzeugungsschaltung 10 umfasst einen Quarzoszillator 1a und ein 4-Bit-Schieberegister 51. Der Quarzoszillator 1a erzeugt ein Taktsignal 4CK, das einen Sinussignal sin(2πfct) mit einer Frequenz entspricht, die das Vierfache von 4,05 MHz ist. Das Taktsignal 4CK wird an das 4-Bit-Schieberegister 51 gegeben, in dem das Signal durch 4 frequenzgeteilt wird, so dass Bezugstaktsignale CK&sub0; - CK&sub3; mit Rechtecksignalverlauf mit jeweils einer Frequenz von 4,05 MHz und jeweils mit einer gegenseitigen Phasenverschiebung von π/2 sequentiell ausgegeben werden, wie es in Fig. 6 dargestellt ist. Die Bezugstaktsignale CK&sub0; - CK&sub3; werden an den Digitalmultiplizierer 3a, eine Bit-Digitalisierungsschaltung 52 und ein Register 55 gegeben.
Das Register 55 verzögert die jeweiligen Bezugstaktsignale CK&sub0; - CK&sub3; um einen Takt. Das Verzögerungsausmass entspricht phasenmäßig π/2, und durch Anlegen der Bezugstaktsignale CK&sub0; - CK&sub3; an das Register 55 wird von diesem ein zweites Taktsignal CKc ausgegeben, das dem Cosinussignal cos 2fct entspricht, wobei dieses Signal an den Digitalmultiplizierer 5a angelegt wird. Die drei Bezugstaktsignale CK&sub1; - CK&sub3; unter den Bezugstaktsignalen CK&sub0; - CK&sub3; werden durch die Bit-Digitalsierungsschaltung 52 so umgesetzt, dass sie 2 Bits aufweisen, wobei diese Signale an den D/A-Umsetzer 53 gegeben werden. Der D/A-Umsetzer 53 setzt die bit-digitalisierten Bezugssignale CK&sub1; - CK&sub3; auf das Taktsignal 4CK hin in Analogsignale um. Die Analogsignale werden an ein Bandpassfilter 54 gegeben, in dem nur Grundwellenkomponenten der Signale entnommen werden und an einen A/D-Umsetzer 6 gegeben werden.
Die Operationsvorrichtung 7 umfasst einen Phasenänderer 71 und ROMs 72 und 73. Ähnlich wie bei der Beschreibung zur obenbeschriebenen Schaltung von Fig. 3 erstellt der Phasenänderer 71 eine Phasendifferenz a - b = c zwischen der Absolutphase a des Ausgangssignals des A/D-Umsetzers 6 und der von der Anfangsphaseneinstellvorrichtung 8 eingestellten Phase b. Der ROM 72 speichert vorab Daten cos(a-b) für die Gosinuskomponente ein, und der ROM 73 speichert vorab Daten sin(a-b) für die Sinuskomponente ein. Wenn durch den Phasenänderer 71 eine Phasendifferenz erzeugt wird, liefert der ROM 72 den Cosinusdatenwert cos(a-b) mit der Phasendifferenz an den Digitalmultiplizierer 5a, während der ROM 73 den Sinusdatenwert sin(a-b) mit der Phasendifferenz an den Digitalmultiplizierer 3a liefert.
Der Digitalmultiplizierer 3a multipliziert die Sinustaktsignale CK&sub0; - CK&sub3; als Bezugswerte mit dem Sinusdatenwert sin(a-b), und der Digitalmultiplizierer 5a multipliziert das zweite Taktsignal CKc der Cosinuswelle mit dem Cosinusdatenwert cos(a-b). Das Multiplikationsergebnis des Digitalmultiplizierers 3a wird auf das Taktsignal 4ck hin in ein Register 56 eingespeichert, und das Multiplikationsergebnis des Digitalmultiplizierers 5a wird auf das Taktsignal 4CK hin in ein Register 57 eingespeichert. Die Multiplikationsergebnisse, wie sie jeweils in den Registern 56 und 57 abgespeichert sind, werden durch einen Digitaladdierer 9a addiert, und das Additionsergebnis wird auf das Taktsignal 4CK hin durch einen D/A-Umsetzer 58 in ein Analogsignal umgesetzt. Das Analogsignal wird an ein Bandpassfilter 59 gegeben, in dem nur die Grundwellenkomponente des Signals entnommen wird, die vom Komparator 12 digitalisiert wird und als Schreibtaktsignal W CK ausgegeben wird.
Fig. 7 ist ein Diagramm, das die Bandcharakteristik des in Fig. 5 dargestellten Bandpassfilters zeigt, und Fig. 8 ist ein Diagramm, das die Phasencharakteristik desselben zeigt.
Das in Fig. 5 dargestellte Bandpassfilter 59 ist wünschenswerterweise so ausgewählt, dass es eine Bandcharakteristik aufweist, die es ermöglicht, dass eine Frequenzkomponente im Bereich ±1/2 f&sub0; vollständig durchläuft, wobei das Dämpfungsausmass bei ±4 f&sub0; größer als 1/(2n-1) ist, mit einer Zentrierung um die Trägerfrequenz f&sub0;. Ferner ist es erwünscht, dass die Phasencharakteristik des Bandpassfilters 59 so ausgewählt ist, dass die Phasenverzögerungscharakteristik, wie in Fig. 8 dargestellt, linear in bezug auf Frequenzen im Frequenzbereich +1/2 f&sub0; ist, mit Zentrierung um die Trägerfrequenz fo.
Fig. 9 ist ein Schaltbild, das ein Beispiel der in Fig. 5 dargestellten Bit-Digitalisierungsschaltung zeigt, und Fig. 10 ist eine Tabelle von Wahrheitswerten der in Fig. 9 dargestellten Bit-Digitalisierungsschaltung.
Unter Bezugnahme auf die Fig. 9 und 10 erfolgt nun eine Beschreibung zur Bit-Digitalisierungsschaltung 52. Diese Bit-Digitalisierungsschaltung 52 umfasst ODER-Schaltungen 521 und 522, eine ODER-Schaltung 521, die die Bezugstaktsignale CK&sub2; und CK&sub3; empfängt, und eine ODER-Schaltung 522, die die Bezugstaktsignale CK&sub1; und CK&sub3; empfängt. Die ODER-Schaltung 521 gibt MSB-Bits aus, während die ODER-Schaltung 522 LSB-Bits ausgibt. Die Tabelle der Wahrheitswerte dieser Bit-Digitalisierungsschaltung 52 ist in Fig. 10 dargestellt.
Fig. 10 zeigt Beziehungen für jeden Zustand (0, 1, 0, -1), wobei das 2-Bit- Ausgangssignal an den obengenannten D/A-Umsetzer 53 gegeben wird, in dem das Ausgangssignal in ein Analogsignal umgesetzt wird.
Fig. 11 ist ein Schaltbild, das ein Beispiel für den in Fig. 5 dargestellten Digitalmultiplizierer zeigt, und Fig. 12 ist die Tabelle von Wahrheitswerten des in Fig. 11 dargestellten Digitalmultiplizierers.
Unter Bezugnahme auf die Fig. 11 und 12 erfolgt nun eine Beschreibung zum Digitalmultiplizierer 3a. Der Digitalmultiplizierer 3a umfasst eine NAND- Schaltung 301 von 10 Bits mit drei Eingängen sowie eine EXOR-Schaltung 302. Ein Eingang der NAND-Schaltung 301 empfängt jedes der Bits D0 - D9, die eine Sinuskomponente (a-b) bilden, und die anderen Eingänge empfangen die Taktsignale CK&sub0; und CK&sub2;. Das Ausgangssignal der NAND-Schaltung 301 wird an einen Eingang der zugehörigen EXOR-Schaltung 302 gegeben, und das Bezugstaktsignal CK&sub3; wird an jede EXOR-Schaltung 302 mit Ausnahme der EXOR-Schaltung 302 für das höchstsignifikante Bit gegeben. Das höchstsignifikante Bit D&sub9; ist ein Vorzeichenbit, weswegen die zugehörige EXOR-Schaltung 302 ein Taktsignal empfängt, das die Umkehrung zum Bezugstaktsignal CK&sub1; ist.
Die Fig. 12A und 12B sind Tabellen zu Wahrheitswerten des so aufgebauten Digitalmultiplizierers 3a. Fig. 12A zeigt die Eingangs/Ausgangs-Beziehung für die Bits D0 - D8, wobei die oberen Spalten Fälle angeben, bei denen die Bits D0 - D8 auf dem Pegel "L" sind, während die unteren Spalten Fälle angeben, bei denen sie auf dem Pegel "H" sind. In einem Zustand 0 wird der Pegel "L" (dieser Pegel wird als 0 angesehen) ausgegeben, in einem Zustand 1 wird das Eingangssignal ohne Umkehrung ausgegeben, und in einem Zustand -1 wird das Eingangssignal für die Ausgabe invertiert.
Auf ähnliche Weise ist Fig. 12B die Tabelle von Wahrheitswerten für das Bit D9, wobei der Pegel "L" minus (-) bedeutet und der Pegel "H" plus (+) be deutet. Hinsichtlich eines analogen Sinussignals beträgt, wenn angenommen wird, dass der Nullpunkt "0 (= 1000000000)" ist, der Minimalwert "-512 (= 0000000000)" und der Maximalwert "+511(= 1111111111)", und da das Multiplikationsausgangsergebnis für das Bit D9 im Zustand 0 den Wert Null hat, sollte dies nicht als (0000000000), sondern als (1000000000) ausgedrückt werden. Der in Fig. 11 dargestellte Multiplizierer ist demgemäß so aufgebaut, dass er eine solche Logik aufweist.
Wie es aus Fig. 12B deutlich ist, wird im Zustand 1 das Vorzeichenbit D9 ohne Umkehrung ausgegeben, und im Zustand -1 wird es umgekehrt, um ausgegeben zu werden. Der in Fig. 5 dargestellte Digitalmultiplizierer 5a ist ähnlich wie der von Fig. 11 aufgebaut, weswegen keine Beschreibung hierzu erfolgt.
Nun wird ein spezieller Betrieb der in Fig. 5 dargestellten Schaltung beschrieben. Der Quarzoszillator 1a erzeugt das Taktsignal 4CK mit der Frequenz, die das Vierfache von 4,05 MHz ist. Wie es in Fig. 6 dargestellt ist, nimmt das 4-Bit-Schieberegister 51 eine Frequenzteilung des Taktsignals 4CK vor, um die Bezugstaktsignale CK&sub0; - CK&sub3; auszugeben, die jeweils verschiedene Phasen aufweisen Die Bit-Digitalisierungsschaltung 52 digitalisiert die Bits der Bezugstaktsignale CK&sub1; - CK&sub3;, um an den D/A-Umsetzer 53 solche MSB-Bits und LSB-Bits auszugeben, wie sie in Fig. 10 dargestellt sind. Der D/A-Umsetzer 53 setzt die digitalen Zwei-Bit-Signale in analoge Signale um, wobei nur die Grundwellen derselben vom Bandpassfilter 54 entnommen werden, um analoge Sinussignale an den A/D-Umsetzer 6 zu liefern.
Ähnlich wie bei der in Fig. 3 dargestellten, obenbeschriebenen Schaltung tastet der A/D-Umsetzer 6 die Spannung eines analogen Sinussignals sin(2πfct) ab, wenn ein Horizontalsynchronisiersignal mit Zeitbasisschwankung angelegt wird, und der A/D-Umsetzer liefert dasselbe als digitales Signal an die Operationsvorrichtung 7. In der Operationsvorrichtung 7 berechnet der Phasenkomparator 71 die Phasendifferenz zwischen einer Absolutphase a und einer Anfangsphase b eines digitalen Signals, um eine Sinuskomponente sin(a-b) und eine Cosinuskomponente cos(a-b) entsprechend der Phasendifferenz a - b = c aus den ROMs 73 und 72 auszugeben, wobei die Phasendifferenz als Adressiersignal verwendet wird. Der Digitalmultiplizierer 3a multipliziert die vier Bezugstaktsignale CK&sub0; - CK&sub3; mit der Sinuskomponente sin(a-b), und der Digitalmultiplizierer 5a multipliziert das Cosinustaktsignal CKc mit der Cosinussignalkomponente cos(a-b). Im Ergebnis gibt der Digitalmultiplizierer 3a das Multiplikationsergebnis sin(2πfct) sin(a-b) aus, das in das Register 56 eingespeichert wird, und der Digitalmultiplizierer 5a gibt das Multiplikationsergebnis -cos(2πfct) cos(a-b) aus, das in das Register 57 eingespeichert wird. Die in den Registern 56 und 57 abgespeicherten Multiplikationsergebnisse werden vom Digitaladdierer 9a subtrahiert. D. h., dass der Digitaladdierer 9a das Subtraktionsergebnis ausgibt, das durch die folgende Gleichung (2) ausgedrückt ist:
sin(2πfct) sin(c) + cos(2πfct) cos (c) = cos(2πfct-c) ... (2), mit c = a - b.
Wie es aus der Gleichung (2) ersichtlich ist, ist das Ausgangssignal ein Cosinussignal cos(2πfct-c) mit einer Phasenverzögerung c gegenüber dem Cosinussignal cos(2πfct). Das Cosinussignal cos(2πfct-c) wird vom D/A-Umsetzer 58 in ein analoges Signal umgesetzt, dessen Grundwelle durch das Bandpassfilter 59 entnommen wird, um ein Schreibtaktsignal W CK auszugeben, das vom Komparator 12 digitalisiert wird.
Fig. 13 ist ein Blockdiagramm, das ein weiteres Beispiel einer Taktsignalerzeugungsschaltung zeigt. Die in Fig. 13 dargestellte Schaltung ist so aufgebaut, dass sie ein Ausgangstaktsignal mit einer gewünschten Einzelfrequenz auf ein extern zugeführtes Einstellsignal erhält. Der Frequenzbereich des Ausgangstaktsignals liegt innerhalb des Bereichs einer vorbestimmten Frequenz Δf.
Gemäß Fig. 13 umfasst der Taktsignalgenerator eine Integrationsschaltung 60 und eine Phasenmodulationsschaltung 61. Ein Anschluss 62 der Integrationsschaltung 60 empfängt ein externes Einstellsignal. Dieses Einstellsignal ist ein digitales 8-Bit-Signal, dessen digitaler Wert die Frequenz eines Ausgangstaktsignals bestimmt. Das Einstellsignal wird an einen Addierer 64 gegeben. Der Addierer 64 addiert den Einstellwert für den letzten Takt zum aktuellen Einstellwert. Der Addierer 64 verfügt über eine 2n(n ist eine ganze Zahl)-Bit-Anordnung, wobei n bei diesem Ausführungsbeispiel 5 ist. Daher wird das 8-Bit-Einstellsignal an die weniger signifikanten 8 Bits des Addierers 64 geliefert, während die restlichen 2 Bits kein Eingangssignal erhalten. Das Additionsausgangssignal wird erneut an das Register 65 geliefert. Durch sequentielles Addieren des Einstellsignals für den letzten Takt auf diese Weise kann vom Register 65 ein integriertes, digitales Einstellsignal erhalten werden.
Der Quarzoszillator 1b dient zum Erzeugen eines Bezugstaktsignals CK mit einer Frequenz von z. B. 2,5 MHz, und dieses Bezugstaktsignal CK wird an einen Anschluss 63 der Integrationsschaltung 60 geliefert, und über ein Bandpassfilter 2 wird es auch an die Phasenmodulationsschaltung 61 geliefert. Die Phasenmodulationsschaltung 61 enthält Multiplizierer 3 und 5, einen 1/4-Zyklusverzögerer 4, einen Addierer 9, ROMs 72 und 73, ein Bandpassfilter 59 und einen Komparator 12. Die Multiplizierer 3 und 5, der 1/4- Zyklusverzögerer 4, der Addierer 9 und der Komparator 12 sind dieselben wie die bei der in Fig. 3 dargestellten Schaltung, und die ROMs 72 und 73 und das Bandpassfilter 59 sind dieselben wie die bei der in Fig. 5 dargestellten Schaltung.
Das integrierte, digitale Einstellsignal wird an die ROMs 72 und 73 geliefert, so dass der ROM 72 ein Cosinuseinstellsignal cos(c) mit einem Amplitudenwert ausgibt, der dem Inhalt der Bitdaten des integrierten, digitalen Einstellsignals entspricht, wobei dieses Cosinussignal an einen Multiplizierer 3 gegeben wird, und der ROM 73 gibt ein digitales Sinuseinstellsignal sin(c) mit einem Amplitudenwert aus, der dem-Inhalt der Bitdaten des integrierten, digitalen Einstellsignals entspricht, wobei dieses Sinussignal an den Multiplizierer 5 geliefert wird. Der Multiplizierer 3 empfängt ein sinusförmiges Bezugstaktsignal sin(2πct) und der Multiplizierer 5 empfängt ein cosinusförmiges Taktsignal cos(2πfct), das durch Invertieren des sinusförmigen Bezugstaktsignals sin(2πfct) durch die 1/4-zyklusverzögerungsschaltung 4 erhalten wird. Der Multiplizierer 3 multipliziert das Sinussignal sin(2πfct) mit dem cosinusförmigen, digitalen Einstellsignal cos(c), wie es aus dem ROM 72 ausgelesen wurde, und der Multiplizierer 5 multipliziert das Cosinussignal cos(2πfct) mit dem sinusförmigen, digitalen Einstellsignal sin(c). Die Multiplizierer 3 und 5 geben die Multiplikationsergebnisse als analoge Signale aus, die an den Addierer 9 gegeben werden. Der Addierer 9, der ein Analogaddierer ist, addiert die Multiplikationsergebnisse der Multiplizierer 3 und 5 und liefert das Additionsergebnis an das Bandpassfilter 59. Dieses Bandpassfilter 59 entnimmt nur die Grundwellenkomponente aus dem Additionsausgangssignal, und es liefert dieselbe an den Komparator 12. Der Komparator 12 digitalisiert den analogen Wert der Grundkomponente, um den digitalisierten Wert an einem Anschluss 40 auszugeben.
Die Fig. 14A, 14B, 15A und 15B sind Frequenzspektren von Taktsignalen, wie sie vom in Fig. 13 dargestellten Taktsignalgenerator erzeugt werden.
Unter Bezugnahme auf die Fig. 13, 14A, 14B, 15A und 15B wird nun die Funktion des Taktsignalgenerators gemäß dem vorliegenden Ausführungsbeispiel beschrieben. Der Quarzoszillator 1b, das Bandpassfilter 2 und der 1/4-Zyklusverzögerer 4 sind dieselben, wie sie oben zu Fig. 3 beschrieben wurden, weswegen keine Beschreibung hierzu erfolgt. Wenn ein Einstellsignal an den Anschluss 62 der Integrationsschaltung 60 angelegt wird, addiert der Addierer 64 den Einstellwert zum im Register 65 abgespeicherten letzten Takt, und der dabei als Additionsergebnis erhaltene Einstellwert wird in das Register 65 eingespeichert. Dann liefert das Register 65 das integrierte, digitale Einstellsignal an den Phasenmodulator 61.
Der ROM 72 liest ein cosinusförmiges, digitales Einstelisignal cos(c) mit einem Amplitudenwert, der dem Inhalt der Bitdaten des integrierten, digitalen Einstellsignals entspricht, aus und liefert dasselbe an den Multiplizierer 3. Aufähnliche Weise liest der ROM 73 ein sinusförmiges, digitales Einstellsignal sin(c) mit einem Amplitudenwert, der dem Inhalt der Bitdaten des eingegebenen, digitalen Einstellsignals entspricht, aus und liefert dasselbe an den Multiplizierer 5. Der Multiplizierer 3 multipliziert das Bezugstaktsignal sin(2πfct) mit dem cosinusförmigen, digitalen Einstellsignal cos(c), um das Multiplikationsergebnis sin(2πfct) cos(c) an den Analogaddierer 9 zu legen. Der Multiplizierer 5 multipliziert das cosinusförmige Taktsignal cos(2πfct) mit dem sinusförmigen, digitalen Einstellsignal sin(c) und liefert das Multiplikationsergebnis cos(2πfct) sin(c) an den Analogaddierer 9. Der Analogaddierer 9 addiert die zwei Multiplikationsergebnisse und gibt das durch die folgende Gleichung (3) ausgedrückte Ausgangssignal an das Bandpassfilter 59:
sin(2πfct) cos(c) + cos(2πfct) sin(c) = sin(2πfct+c) ... (3),
D. h., dass der Addierer 9 das sinusförmige Bezugssignal sin(2πfct+c), das um c gegenüber dem sinusförmigen Bezugssignal sin(2πfct) voreilt, ausgibt und dasselbe an das Bandpassfilter 59 anlegt. Das Bandpassfilter 59 begrenzt die Bandbreite des sinusförmigen Bezugssignals sin(2πfct+c) und legt das hinsichtlich der Bandbreite begrenzte Signal an den Komparator 12 an. Der Komparator 12 digitalisiert das sinusförmige Bezugssignal sin(2πfct+c), um am Anschluss 40 ein Ausgangstaktsignal mit einer Frequenz auszugeben, die dem Einstellsignal entspricht.
Gemäß dem vorstehend Angegebenen, wird, da die Phase des am Ausgangsanschluss 40 enthaltenen Ausgangstaktsignals abhängig von einem eingegebenen Einstellsignal mit hoher Geschwindigkeit (mit einer Zeitperiode von 2/fc) in bezug auf ein Bezugssignal für jeden Zyklus des Bezugssignals geändert werden kann, was zu einer Phasenmodulation des Bezugssignals führt, im Ergebnis die Frequenz des so ausgegebenen Ausgangstaktsignals durch das eingegebene Einstellsignal kontrolliert.
Wenn angenommen wird, dass die beiden Multiplizierer 3 und 5 jeweils 10 Bits umfassen, beträgt die Phasenauflösung 0,35º (= 360º/1023). Die folgende Gleichung (4) repräsentiert eine Beziehung zwischen einer minimalen Phasenänderung dc per Zeiteinheit t und einer Frequenzänderung df:
df = (1/2π) (dc/dt) ... (4).
Daher ist die Beziehung zwischen der minimalen Phasenänderung dc pro Zeiteinheit und der maximalen Frequenzverschiebung Δf wie folgt ausdrückbar:
Δf = df (2&sup8; - 1) ... (5).
Wenn berücksichtigt wird, dass für die Phase c für jeden Zyklus entweder positive oder negative Polarität gewählt werden kann, ist die Schwingungsfrequenz f durch die folgende Gleichung wiedergegeben:
f = fc ± Δf ... (6).
Genauer gesagt, ist es möglich, eine Frequenz im Bereich ±Δf auszugeben, wobei die Bezugsfrequenz fc vom Quarzoszillator 1b die Mittenfrequenz ist. Daher können, wenn die folgenden Gleichungen erhalten werden:
dc = 6,14 x 10&supmin;³ rad ... (7)
dt = 400 ns (= 1/fc = 2,5 MHz) ... (8),
der Frequenzbereich und das Intervall wie folgt ausgedrückt werden:
Δf = 0,623 MHz ... (9)
df = 2443 Hz ... (10),
so dass die Frequenz im Bereich der obengenannten Gleichung (6) mit einem Intervall von df erhalten werden kann. Der Wert von df ist durch die Auflösungen der Multiplizierer 3 und 5 bestimmt.
Gemäß der vorstehenden Beschreibung hat das Taktsignal eine Frequenz im Bereich ±Δf, wobei die Frequenz fc des Bezugssignals die Mittenfrequenz ist, wie dies in den Fig. 14A und 14B dargestellt ist. Es kann eine einzelne Frequenz wie a, b, c, d ... mit einem Intervall von df ausgegeben werden, wobei die Frequenz fc des Bezugssignals zur Bezugnahme dient. Das Intervall df ist durch die Anzahl von Bits bestimmt, die die Multiplizierer 3 und 5 verwenden können, wobei sich bei verringerter Bitanzahl ein langes Intervall für df ergibt, dagegen bei erhöhter Anzahl ein kurzes Intervall.
Der Wert und die Polarität der Phase c, d. h. der Inhalt der Bitdaten eines eingegebenen Einstellsignals, bestimmen, was für ein Ausgangstaktsignal mit welcher Frequenz ausgegeben wird. Wenn der Bitdatenwert klein ist, wird ein Taktsignal mit einer Frequenz nahe bei der des Bezugssignals ausgewählt, und wenn der Bitdatenwert groß ist, wird ein Taktsignal mit einer Frequenz entfernt vom Bezugssignal ausgewählt. Wenn alle Bitdaten des obengenannten 8-Bit-Einstellsignals "0" sind, gilt c = 0, wodurch das Bezugssignal selbst ausgegeben wird. Ein Beispiel für ein Ausgangstaktsignal, wenn der Bitdatenwert klein ist, ist jeweils durch eine durchgezogene Linie in den Fig. 14A, 14B, 15A und 15B dargestellt.
Wie es in den Fig. 14A und 15A dargestellt ist, wird, wenn die Polarität der Phase c positiv ist, ein Signal mit höherer Frequenz als der des Bezugssignals als Ausgangstaktsignal ausgegeben, wenn die Polarität negativ ist, wird ein Signal mit niedrigerer Frequenz als der des Bezugssignals ausgegeben, wie es in den Fig. 14B und 15B dargestellt ist. Die Polarität der Phase c wird auf positiv oder negativ geändert, wenn z. B. die sinusförmigen und cosinusförmigen, digitalen Einstellsignale sin(c) und cos(c) vertauscht werden, wie sie in die Multiplizierer 3 und 5 eingegeben werden.
Wie es aus den obengenannten Gleichungen ersichtlich ist, wird eine völlig lineare Beziehung zwischen der Eingangsspannung eines eingegebenen Einstellsignals und der Ausgangsfrequenz eines Bezugssignals errichtet. D. h., dass eine lineare Charakteristik erhalten wird. Der einstellbare Frequenzbereich fc + Δf ist durch die folgende Gleichung ausgedrückt:
fc(1 - 1/2) < fc ± Δf < fc(1 + 1/2) ... (11).
Daher kann abhängig von der gewählten Mittenfrequenz fc ein Ausgangstaktsignal mit einem großen Frequenzbereich erzeugt werden.
Gemäß dem vorstehend Genannten weist bei dieser Schaltung ein vom Quarzoszillator 1b erzeugtes Taktsignal CK eine Frequenz auf, die aufgrund digitaler Verarbeitung nicht schwankt, wobei die Frequenzschwankung demgemäß nur von der Temperaturcharakteristik abhängt, wodurch ein Taktsignalgenerator mit hervorragender Temperaturcharakteristik erzielt wird.
Fig. 16 ist ein Blockdiagramm, das noch ein weiteres Beispiel einer Taktsignalerzeugungsschaltung zeigt. Die in Fig. 16 dargestellte Schaltung verwendet billige 5-Bit-Multiplizierer 3b, 3c, 5b und 5c anstelle der Multiplizierer 3 und 5 bei der obenbeschriebenen, in Fig. 13 dargestellten Schaltung. Das sinusförmige Bezugstaktsignal sin(2πfct) wird an den Multiplizierer 3b und einen Abschwächer 67 gegeben, in dem der Eingangspegel des Signals auf 1/(2n - 1) abgeschwächt wird, wobei dieses abgeschwächte Signal an den Multiplizierer 3c angelegt wird. Die signifikanteren 5 Bits des cosinusförmigen digitalen Einstellsignals cos(c), wie es vom ROM 72 ausgegeben wird, werden an den Multiplizierer 3b angelegt, und die weniger signifikanten 5 Bits werden an den Multiplizierer 3c angelegt. Ferner wird das vom 1/4-Zyklusverzögerer 4 verzögerte cosinusförmige Taktsignal cos(2πfct) an einen Abschwächer 68 angelegt, in dem der Eingangspegel des Signals auf 1/(2n - 1) abgeschwächt wird, wobei dieses abgeschwächte Signal an den Multiplizierer 5c angelegt wird. Die signifikanteren 5 Bits des sinusförmigen, digitalen Einstellsignals sin(c), wie es aus dem ROM 73 ausgelesen wurde, werden an den Multiplizierer Sb angelegt, und die weniger signifikanten 5 Bits werden an den Multiplizierer 5c angelegt.
Der Multiplizierer 3b multipliziert das Bezugstaktsignal sin(2πfct) mit den signifikanteren 5 Bits des cosinusförmigen, digitalen Einstellsignals cos(c) und legt das Multiplikationsausgangsergebnis an einen Addierer 9b an. Der Multiplizierer 3c multipliziert das abgeschwächte Bezugstaktsignal mit den weniger signifikanten 5 Bits des cosinusförmigen, digitalen Einstellsignals cos(c) und legt das Multiplikationsergebnis an den Addierer 9b an. Auf ähnliche Weise multipliziert der Multiplizierer 5b das cosinusförmige Taktsignal cos(2πfct) mit den signifikanteren 5 Bits des sinusförmigen, digitalen Einstellsignals sin(c) und legt das Multiplikationsergebnis an den Addierer 9b an. Der Multiplizierer 5c multipliziert das abgeschwächte, cosinusförmige Taktsignal cos(2πfct) mit den weniger signifikanten Bits des sinusförmigen, digitalen Einstellsignals sin(c) und legt das Multiplikationsergebnis an den Addierer 9b an. Der Addierer 9b addiert die eingegebenen Multiplikationsergebnisse und legt das ausgegebene Taktsignal sin(2πfct+c) über ein Bandpassfilter 59 an den Komparator 12 an.
Bei der in Fig. 16 dargestellten Schaltung wird, wenn die Maximalamplitude des Bezugstaktsignals mit n Bits, d. h. 5 Bits, aufgelöst wird, die Amplitude pro Bit 1/(2&sup5; - 1) der Maximalamplitude des Bezugstaktsignals. Daher wird die minimal aufgelöste Amplitude des Multiplizierers 3b ferner durch den Abschwächer 67 und den Multiplizierer 3c zu 5 Bits aufgelöst. Im Ergebnis wirken das Paar Multiplizierer 3b und 3c sowie der Abschwächer 67 als 2n-Bit-Multiplizierer. Gemäß dem Vorstehenden verringern die Multiplizierer 3b, 3c, 5b und 5c mit jeweils 5-Bit-Anordnung die Herstellkosten.
Da beispielsweise ein Sinussignal und ein Cosinussignal genau dieselben Signals mit Ausnahme einer Phasenverschiebung von 1/4 des Zyklus sind, kann selbst dann genau derselbe Effekt erzielt werden, wenn das Sinussignal und das Cosinussignal bei den obenbeschriebenen Beispielen vertauscht werden. In den Multiplizierern 3b, 3c, 5b und 5c können Sinus-oder Cosinussignale miteinander multipliziert werden. Ferner kann der Analogaddierer 9b keine Addition, sondern eine Subtraktion ausführen.
Fig. 17 ist ein Blockdiagramm, das ein Ausführungsbeispiel der Erfindung zeigt. Ähnlich wie bei der obenbeschriebenen, in Fig. 5 dargestellten Schaltung, verwendet die Erfindung vier Bezugstaktsignale CK&sub0; - CK&sub3;, und eine Integrationsschaltung 60 sowie ROMs 72 und 73 sind ähnlich wie in Fig. 16 aufgebaut. Der Quarzoszillator 1b erzeugt ein Taktsignal 4CK mit einer Frequenz von 2,5 MHz x 4 = 10,0 MHz, um die vier Bezugstaktsignale CK&sub0; - CK&sub3; zu erzeugen. Das Taktsignal 4CK wird an das 4-Bit-Schieberegister 51 angelegt, um die Bezugstaktsignale CK&sub0; - CK&sub3; auszugeben, die jeweils eine Phasenverschiebung von π/2 aufweisen, wie es in Fig. 6 dargestellt ist. Wenn angenommen wird, dass das Bezugstaktsignal mit der Bezugsphase das Signal CK&sub0; ist, können die vier Bezugstaktsignale CK&sub0; - CK&sub3; mit einer Phasenverschiebung von π/2, 2π/2, 3π/2 jeweils einem Signal entsprechen, das sich wiederholt wie folgt ändert: Zustand 1 T Zustand 0 T Zustand -1 T Zustand 0. Ein derartiges, sich wiederholt änderndes Signal ist ein Bezugssignal, wie es durch Analogumsetzung eines digitalen Bezugstaktsignals erhalten wird, wobei jeder Zustand jedem Amplitudenwert entspricht, der der Phase 0, π/2, 2π/2, 3π/2 des Sinussignals sin(2πfct) mit derselben Frequenz wie der des Bezugstaktsignals entspricht. Das Sinussignal sin(2πfct) kann daher durch die vier Bezugstaktsignale CK&sub0; - CK&sub3; ausgedrückt werden, und die Amplitudenwerte sind 0, 1, 0 bzw. -1.
Die vier Bezugstaktsignale CK&sub0; - CK&sub3; werden an einen 1-Takt-Verzögerer 55 mit einem Register geliefert, in dem jedes Signal um einen Takt verzögert wird. Das Verzögerungsausmass entspricht phasenmäßig π/2, wodurch durch den 1-Takt-Verzögerer 55 ein cosinusförmiges Bezugstaktsignal CKc (= -cos (2πfct) ausgegeben wird. Das sinusförmige Bezugstaktsignal sin(2πfct) und das cosinusförmige, digitale Einstellsignal cos(c), wie es vom ROM 72 ausgegeben wird, werden an den Digitalmultiplizierer 3a gegeben, und das cosinusförmige Taktsignal -cos(2πfct) und das aus dem ROM 73 ausgelesene sinusförmige, digitale Einstellsignal sin(c) werden an den Digitalmultiplizierer 5a gegeben. Der folgende Vorgang ist derselbe wie der bei Fig. 5, weswegen hier keine Beschreibung dazu erfolgt.
Während beim obenbeschriebenen Ausführungsbeispiel von den ROMs 72 und 73 sinus- und cosinusförmige, digitale Einstellsignale erhalten werden, können diese Signale unter Verwendung eines dieser ROMs erzeugt werden, da ein Sinussignal und ein Cosinussignal zueinander rechtwinklige Phase aufweisen.
Außerdem kann, da ein Sinussignal und ein Cosinussignal mit der Ausnahme einer Phasenverschiebung von 1/4 ihres Zyklus vollständig dieselben Signale sind, dasselbe Ergebnis dadurch erhalten werden, dass das Sinussignal und das Cosinussignal in jeder obenbeschriebenen Schaltung gegeneinander vertauscht werden.

Claims

1. Taktsignalgenerator zum Erzeugen eines Taktsignals mit einer beliebigen Frequenz in einem vorbestimmten Frequenzbereich auf ein Bezugstaktsignal hin, mit:

- einer ersten Taktsignalerzeugungseinrichtung (10) zum Erzeugen des Bezugstaktsignals als erstes Taktsignal;

- einer zweiten Taktsignalerzeugungseinrichtung (55), die auf das erste Taktsignal reagiert, um ein zweites Taktsignal mit einer Phase rechtwinklig zur Phase des ersten Taktsignals zu erzeugen;

- einem Eingangsanschluss (62), der ein Einstellsignal zum Einstellen der beliebigen Frequenz empfängt;

- einer Integriereinrichtung (60), die auf das von der ersten Taktsignalerzeugungseinrichtung erzeugte Bezugstaktsignal reagiert, um das an den Eingangsanschluss gelieferte Einstellsignal zu integrieren;

- einer Speichereinrichtung (72, 73) zum Vorabspeichern von Sinusdaten und Cosinusdaten, und zum Auslesen von Sinusdaten und Cosinusdaten, die jeweils einen Amplitudenwert aufweisen, der in Beziehung mit dem integrierten Einstellsignal steht, auf das von der Integriereinrichtung gelieferte integrierte Einstelisignal hin; und

- einer Ausgangstaktsignal-Erzeugungseinrichtung (3a, 5a, 56, 57, 9, 58, 59), die auf das erste Taktsignal, das zweite Taktsignal und die aus der Speichereinrichtung ausgelesenen Sinus- und Cosinusdaten reagiert, um ein Ausgangstaktsignal mit einer Phase zu erzeugen, die mit der des Bezugstaktsignals synchronisiert ist, und mit einer Frequenz, wie sie durch das Einstellsignal eingestellt ist;

- wobei die erste Taktsignalerzeugungseinrichtung folgendes aufweist:

-- eine Taktsignalerzeugungseinrichtung (1a) zum Erzeugen eines Taktsignals mit einer Frequenz, die das Vierfache der Frequenz des ersten Taktsignals ist; und

-- eine Frequenzteilereinrichtung (51) zum frequenzmäßigen Teilen des von der Taktsignalerzeugungseinrichtung erzeugten Taktsignals durch vier, und vier Taktsignale mit jeweils anderer Phase als vier erste Taktsignalkomponenten auszugeben;

- wobei die zweite Taktsignalerzeugungseinrichtung eine Verzögerungseinrichtung (55) zum Verzögern der vier ersten Taktsignalkomponenten und zum Ausgeben der verzögerten vier ersten Taktsignalkomponenten als vier zweite Taktsignalkomponenten aufweist; und

- wobei die Ausgangstaktsignal-Erzeugungseinrichtung folgendes aufweist:

-- eine erste Multipliziereinrichtung (3a) zum Multiplizieren der ersten Taktsignalkomponenten mit den aus der Speichereinrichtung ausgelesenen Cosinusdaten;

-- eine zweite Multipliziereinrichtung (5a) zum Multiplizieren der zweiten Taktsignalkomponenten mit den aus der Speichereinrichtung ausgelesenen Sinusdaten;

-- eine Einrichtung (9) zum Kombinieren der Ausgangssignale der ersten und zweiten Multipliziereinrichtung;

-- einen Digital-Analog-Umsetzer (58) zum Umsetzen des von der Kombiniereinrichtung ausgegebenen Signals in ein Analogsignal; und

-- ein Bandpassfilter (59) zum Entnehmen einer Grundwellenkomponente des Analogsignals als Ausgangstaktsignal.

2. Taktsignalgenerator nach Anspruch 1, bei dem die Integriereinrichtung folgendes aufweist:

- eine Zwischenspeichereinrichtung (65) zum zeitweiligen Zwischenspeichern des an den Eingangsanschluss (62) gelieferten Einstellsignals auf das erste Taktsignal hin und zum Ausgeben desselben an die Speichereinrichtung (72, 73); und

- eine Addiereinrichtung (64) zum Addieren des Ausgangssignals der Zwischenspeichereinrichtung und des Einstellsignals jedesmal dann, wenn dieses Einstellsignal an den Eingangsanschluss (62) angelegt wird, und um das Additionsergebnis in der Zwischenspeichereinrichtung zwischenzuspeichern.