KR920700512A - 클럭발생장치 - Google Patents

클럭발생장치

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Abstract

내용 없음

Description

클럭발생장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 이 발명의 한 실시예의 블럭도.

Claims (14)

  1. 입력신호의 위상을 기준클럭 신호의 위상에 동기시켜서 출력클럭신호를 발생하는 클럭발생 장치이고, 상기 기준 클럭 신호를 제1의 클럭신호로서 발생하는 제1의 클럭 신호 발생수단(1), 상기 제1의 클럭신호 발생수단으로 부터 발생된 제1의 클럭신호에 응하여, 해당 제1의 클럭신호의 위상에 대하여 그 위상이 직교하는 제2의 클럭신호를 발생하는 제2의 클럭신호 발생수단(4), 상기 입력신호와 상기 제1의 클럭신호와의 위상차를 검출하고, 각각이 해당위상차를 가지고 있고 또한 위상이 직교하는 제1 및 제2의 검출신호를 출력하는 위상차 검출수단(6,7), 및 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호와, 상기 제2의 클럭신호로부터 발생된 제2의 클럭신호와, 상기 위상차 검출수단으로 부터 출력된 제1 및 제2의 검출신호와에 응답하여, 상기 입력신호의 위상에 동기한 출력클럭 신호를 발생하는 출력클럭 신호발생수단(3,5,9,12)을 포함한 클럭신호 발생장치.
  2. 제1항에 있어서, 상기 위상차 검출수단(6,7)는, 상기 입력신호를 상기 제1의 클럭신호에 의하여 샘플링하는 샘플링 수단(6), 상기 샘플링된 입력신호의 절대위상을 구하고, 미리정해진 위상과의 위상차를 연산하는 연산수단(71), 및 미리 정현파 데이터와 여현파 데이터와를 기억하고 상기 연산수단에 의하여 상기 위상차가 연산된 것에 응하여, 해당위상차를 가지는 정현파 신호를 상기 제1의 검출신호로서 출력하는것과 아울러, 해당위상차를 가지는 여현신호를 제2의 검출신호로서 출력하는 기억수단(72,73)을 포함하는 클럭신호 발생장치.
  3. 제2항에 있어서, 다시금, 상기 미리 정해진 위상을 상기 연산수단에 설정하기 위한 위상설정수단(8)을 포함하는 클럭신호 발생장치.
  4. 제1항에 있어서, 상기 제2의 클럭신호 발생수단은, 상기 제1의 클럭신호의 위상을 소정의 주기만큼 지연시켜서, 상기 제2의 클럭신호를 출력하는 지연수단(4)을 포함하는 클럭신호 발생장치.
  5. 제1항에 있어서, 상기 출력클럭신호 발생수단은, 상기 제1의 클럭신호와 상기 제1의 검출신호와를 곱셈하는 제1의 승산수단(3), 상기 제2의 클럭신호와 상기 제2의 검출신호와를 곱셈하는 제2의 승산수단(5), 및 상기 제1 및 제2의 승산수단의 각각의 출력을 가산하여 상기 출력 클럭신호를 출력하는 가산수단(9)을 포함하는 클럭신호 발생장치.
  6. 제1항에 있어서, 상기 제1의 클럭발생 수단은, 상기 제1의 클럭신호의 주파수의 n배의 주파수를 가지는 클럭신호를 발생하는 클럭신호 발생수단(1a), 및 상기 클럭신호 발생수단으로부터 발생된 클럭신호를 1/n의 분주비로 분주하고, 각각의 위상이 다른 복수의 클럭신호를 복수의 제1의 클럭신호로서 출력하는 분주수단(51)을 포함하고, 상기 제2의 클럭신호 발생수단은, 상기 분주 수단으로부터 출력된 각각의 위상이 다른 복수의 제1의 클럭신호를 각각 1클럭분 지연시켜서 복수의 제2의 클럭신호로서 출력하는 지연수단(55)을 포함하는 클럭신호 발생장치.
  7. 제6항에 있어서, 상기 출력클럭 신호발생수단은, 상기 분주수단으로 부터 출력된 각각의 위상이 다른 복수의 제1의 클럭신호와, 상기 제1의 검출 신호와를 곱셈하는 제1의 승산수단(3a), 상기 지연수단으로부터 출력된 각각의 위상이 다른 복수의 제2의 클럭신호와 상기 제2의 검출신호와를 곱셈하는 제2의 승산수단(5a), 및 상기 제1 및 제2의 승산수단의 출력신호를 가산하여 상기 출력클럭신호를 출력하는 가산수단(9a)을 포함하는 클럭신호 발생장치.
  8. 기분클럭신호에 대응하여 미리 정하는 주파수의 범위에서 임의의 주파수의 클럭신호를 발생하는 클럭신호 발생장치이고, 상기 기준클럭 신호를 제1의 클럭신호로서 발생하는 제1의 클럭신호 발생수단(1b), 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호에 응하여, 해당 제1의 클럭신호의 위상에 대하여 직교하는 위상을 가지는 제2의 클럭신호를 발생하는 제2의 클럭 신호발생수단(4), 상기 미리정하는 주파수를 설정하기 위한 설정신호가 입력되는 입력단자(62), 상기 제1의 클럭신호 발생수단으로 부터 발생된 기준클럭 신호에 응답하고, 상기 입력단자에 입력된 설정신호를 적분하기 위한 적분수단(60), 미리 정현파 데이터와 여현파 데이터와를 기억하고, 상기 적분수단에 의하여 적분된 설정신호가 입력된 것에 응하여, 각각이 적분된 설정신호에 응한 진폭치의 정현파 데이터와 여현파 데이터와를 판독하는 기억수단(72,73) 및 상기 제1의 클럭신호 발생수단으로 부터 발생된 제1의 클럭신호와, 상기 제2의 클럭신호 발생수단으로부터 발생된 제2의 클럭신호와, 상기 기억수단으로부터 판독된 정현파 데이터와 여현파 데이터와에 응하여, 위상이 상기 기준 클럭 신호에 동기하고 또한 상기 설정 신호에 의하여 설정된 주파수의 출력클럭 신호를 발생하는 출력클럭신호 발생수단(3,5,9)를 포함하는 클럭신호 발생장치.
  9. 제8항에 있어서, 상기 출력클럭신호 발생수단은, 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭 신호와 상기 기억수단으로부터 판독된 여현파 데이터를 곱셈하는 제1의 승산수단(3), 상기 제2의 클럭신호 발생수단으로 부터 발생된 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터와를 곱셈하는 제2의 승산수단(5), 및 상기 제1 및 제2의 승산수단의 각각의 출력을 가산하는 가산수단(9)을 포함하는 클럭신호 발생장치.
  10. 제9항에 있어서, 상기 기억수단은, 상기 정현파 데이터 및 여현파 데이터를 각각 상위 복수 비트와 하위 복수 비트로 분할하여 출력하는 수단(72,73)을 포함하고, 다시금, 상기 제1의 클러신호 발생수단으로 부터 발생된 제1의 클럭신호의 진폭을 미리정하는 레벨로 감쇠시키기 위한 제1의 감쇠수단(67), 및 상기 제2의 클럭신호 발생수단으로 부터 발생된 제2의 클럭신호의 진폭을 미리 정하는 레벨로 감쇄시키기 위한 제2의 감쇠수단(68)을 포함하고, 상기 제1의 승산수단은, 상기 제1의 클럭신호 발생수단으로 부터 발생된 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 상위복수비트를 곱셈하는 제3의 승산수단(3b), 및 상기 제1의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 하위복수 비트와를 곱셈하는 제4의 승산수단(3c)를 포함하고, 상기 제2의 승산 수단은, 상기 제2의 클럭신호 발생수단으로부터 발생된 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터의 상위 복수 비트와를 곱셈하는 제5의 승산수단(5b), 및 상기 제2의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터의 하위복수 비트와를 곱셈하는 제6의 승산수단(5c)을 포함하는 클럭신호 발생장치.
  11. 제8항에 있어서, 상기 제1의 클럭신호 발생수단은, 상기 제1의 클럭신호의 주파수의 n배의 주파수를 가지는 클럭신호를 발생하는 클럭신호 발생수단(1a), 및 상기 클럭신호 발생수단으로부터 발생된 클럭신호를 1/n의 분주비로 분주하고, 각각의 위상이 다른 복수의 클럭신호를 복수의 제1의 클럭신호로서 출력하는 분주수단(51)을 포함하고, 상기 제2의 클럭신호 발생수단은, 상기 분주 수단으로터 출력된 각각의 위상이 다른 복수의 제1의 클럭신호를 각각 1클럭분 지연시켜서 복수의 제2의 클럭신호로서 출력하는 지연수단(55)을 포함하는 클럭신호 발생장치.
  12. 제11항에 있어서, 상기 출력클럭 신호발생 수단은, 상기 분주수단으로부터 출력된 각각의 위상이 다른 복수의 제1의 클럭신호와 상기 제1의 검출신호와를 곱셈하는 제1의 승산수단(3a) 상기 지연수단으로부터 출력된 각각의 위상이 다른 복수의 제2의 클럭신호와 상기 제2의 검출 신호와를 곱셈하는 제2의 승산수단(5a), 및 상기 제1 및 제2의 승산수단의 출력신호를 가산하여 상기 출력 클럭신호를 출력하는 가산수단(9)을 포함하는 클럭신호 발생장치.
  13. 제12항에 있어서, 상기 기억수단은, 상기 정현파 데이터 및 여현파 데이터를 각각 상위 복수비트와 하위 복수비트와로 분할하여 출력하는 수단을 포함하고, 다시금 상기 분주수단에 의하여 분주된 복수의 제1의 클럭신호의 진폭을 미리 정하는 레벨로 감쇠시키기 위한 제1의 감쇠수단(67), 및 상기 지연수단에 의하여 지연된 복수의 제2의 클럭신호의 진폭을 미리 정하는 레벨로 감쇠시키기 위한 제2의 감쇠수단(68)을 포함하고, 상기 제1의 승산수단은, 상기 분주수단에 의하여 분주된 복수의 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 상위 복수비트와를 곱셈하는 제3의 승산수단(3b), 및 상기 제1의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 복수의 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 하위복수 비트와를 곱셈하는 제4의 승산수단(3c)를 포함하고, 상기 제2의 승산수단은, 상기 지연수단에 의하여 지연된 복수의 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터의 상위복수 비트와를 곱셈하는 제5의 승산수단(5d), 및 상기 제2의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 복수의 제2의 클럭 신호와 상기 기억수단으로부터 판독된 정현파 데이터의 하위 복수 비트와를 곱셈하는 제6의 승산수단(5c)을 포함하는 클럭신호 발생장치.
  14. 제8항에 있어서, 상기 적분수단은, 상기 입력단자에 입력된 설정신호를 상기 제1의 클럭신호에 응하여 일시 기억하고, 상기 기억수단으로 출력하는 일시 기억수단(65), 및 상기 입력단자에 상기 설정신호가 입력될때마다 상기 일시 기억수단의 출력과 해당설정 신호와를 가산하여 상기 일시기억수단에 일시 기억시키는 가산수단(64)을 포함하는 클럭신호 발생장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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