JPH0620197B2 - 速度可変型クロック再生回路 - Google Patents
速度可変型クロック再生回路Info
- Publication number
- JPH0620197B2 JPH0620197B2 JP62224148A JP22414887A JPH0620197B2 JP H0620197 B2 JPH0620197 B2 JP H0620197B2 JP 62224148 A JP62224148 A JP 62224148A JP 22414887 A JP22414887 A JP 22414887A JP H0620197 B2 JPH0620197 B2 JP H0620197B2
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- JP
- Japan
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- signal
- output
- frequency
- phase error
- circuit
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本考案はディジタル変調された信号より基準クロック信
号を再生するクロック再生回路に関し、特に変調データ
伝送速度が可変な通信系において必要とされ速度可変型
クロック再生回路に関する。
号を再生するクロック再生回路に関し、特に変調データ
伝送速度が可変な通信系において必要とされ速度可変型
クロック再生回路に関する。
ディジタル変調された信号から基準クロック信号を再生
する方式としてはこれまでに種々の回路が提案されてき
ている。その一例を第５図に示す。図において、１はク
ロック位相誤差抽出回路、２はループフィルタ、１３は
Ｄ／Ａ変換器、１４は電圧制御発振器（ＶＣＯ）であ
り、これらのループを構成してＶＣＯ１４から基準クロ
ック信号を出力する。このクロック位相誤差抽出回路１
は復調信号と基準クロック信号を入力とし、その位相差
を抽出し、ディジタル量子化された時系列信号として出
力する機能を有しており、具体的には第６図に示される
ような回路で実現できる。
する方式としてはこれまでに種々の回路が提案されてき
ている。その一例を第５図に示す。図において、１はク
ロック位相誤差抽出回路、２はループフィルタ、１３は
Ｄ／Ａ変換器、１４は電圧制御発振器（ＶＣＯ）であ
り、これらのループを構成してＶＣＯ１４から基準クロ
ック信号を出力する。このクロック位相誤差抽出回路１
は復調信号と基準クロック信号を入力とし、その位相差
を抽出し、ディジタル量子化された時系列信号として出
力する機能を有しており、具体的には第６図に示される
ような回路で実現できる。
即ち、第６図において、復調信号は逓倍器１５で周波数
逓倍された基準クロック信号の２倍の周波数信号により
Ａ／Ｄ変換器１６においてサンプリングされ、ディジタ
ル量子化された時系列信号となる。ディジタル変換され
た信号の１つは位相誤差量検出回路１７に入力され、奇
数サンプル信号、つまり復調信号の零交叉点のサンプル
値が選択される。また、ディジタル変換された信号の他
の１つは、零交叉検出回路１８に入力され、偶数サンプ
ル信号、つまり復調信号の信号点のサンプル値が選択さ
れる。
逓倍された基準クロック信号の２倍の周波数信号により
Ａ／Ｄ変換器１６においてサンプリングされ、ディジタ
ル量子化された時系列信号となる。ディジタル変換され
た信号の１つは位相誤差量検出回路１７に入力され、奇
数サンプル信号、つまり復調信号の零交叉点のサンプル
値が選択される。また、ディジタル変換された信号の他
の１つは、零交叉検出回路１８に入力され、偶数サンプ
ル信号、つまり復調信号の信号点のサンプル値が選択さ
れる。
位相誤差量検出回路１７では検出された復調信号の零交
叉点のサンプル値に零交叉検出回路１８で検出された復
調信号の信号点のサンプル値の極性が乗算され、その出
力が位相誤差量となるが、この出力が正しい位相誤差量
を表している時は位相誤差検出点（零交叉点）の前後の
信号点で極性が反転する時に限られる、よって零交差検
出回路１８により位相誤差検出点の前後の信号点で極性
が反転したことを検出し、検出パルスを出力する。この
検出パルスにより、選択回路１９によって位相誤差検出
回路１７の出力を選択する。検出パルスが出ない時には
選択回路１９は零を出力するか或いは１サンプル前の値
を再度出力する。この選択回路１９ので出力がクロック
位相誤差信号となり、復調信号の基準クロック信号との
タイミングが一致すると、この信号の平均値は零に収束
する。
叉点のサンプル値に零交叉検出回路１８で検出された復
調信号の信号点のサンプル値の極性が乗算され、その出
力が位相誤差量となるが、この出力が正しい位相誤差量
を表している時は位相誤差検出点（零交叉点）の前後の
信号点で極性が反転する時に限られる、よって零交差検
出回路１８により位相誤差検出点の前後の信号点で極性
が反転したことを検出し、検出パルスを出力する。この
検出パルスにより、選択回路１９によって位相誤差検出
回路１７の出力を選択する。検出パルスが出ない時には
選択回路１９は零を出力するか或いは１サンプル前の値
を再度出力する。この選択回路１９ので出力がクロック
位相誤差信号となり、復調信号の基準クロック信号との
タイミングが一致すると、この信号の平均値は零に収束
する。
そして、クロック位相誤差抽出回路１の出力は第５図の
ループフィルタ２に入力され、その低域ろ波特性により
高周波成分が除去される。このループフィルタ２は一般
に無限値インパルス応答（ＩＩＲ）ディジタルフィルタ
で構成され、ループの雑音帯域幅や同期特性，応答特性
を決定する重要な要素となる。また、ループフィルタ２
を単に直流利得Ｋの乗算に置き換えることで１次形のル
ープが構成できる。
ループフィルタ２に入力され、その低域ろ波特性により
高周波成分が除去される。このループフィルタ２は一般
に無限値インパルス応答（ＩＩＲ）ディジタルフィルタ
で構成され、ループの雑音帯域幅や同期特性，応答特性
を決定する重要な要素となる。また、ループフィルタ２
を単に直流利得Ｋの乗算に置き換えることで１次形のル
ープが構成できる。
ループフィルタ２の出力であるディジタル量子化された
時系列信号はＤ／Ａ変換器１３によってディジタル信号
からアナログ信号に変換される。そして、このＤ／Ａ変
換器１３によりアナログ化された電圧によって、電圧制
御発振器１４は出力周波数及び位相が制御されその出力
が基準クロック信号となる。
時系列信号はＤ／Ａ変換器１３によってディジタル信号
からアナログ信号に変換される。そして、このＤ／Ａ変
換器１３によりアナログ化された電圧によって、電圧制
御発振器１４は出力周波数及び位相が制御されその出力
が基準クロック信号となる。
上述した従来の基準クロック再生回路において、変調デ
ータ伝送速度が固定の場合には特に問題はないが、例え
ば今後時に発展が期待される業務用通信等の小容量ＳＣ
ＰＣシステムにおいては種々の変調データ伝送速度が存
在し、それらの変更切換えに柔軟に対応することが望ま
れる。この点において従来の基準クロック再生回路では
以下のような問題点を存在する。
ータ伝送速度が固定の場合には特に問題はないが、例え
ば今後時に発展が期待される業務用通信等の小容量ＳＣ
ＰＣシステムにおいては種々の変調データ伝送速度が存
在し、それらの変更切換えに柔軟に対応することが望ま
れる。この点において従来の基準クロック再生回路では
以下のような問題点を存在する。
（１）変調データ伝送速度の変更に伴い、ＶＣＯをその
都度変換する必要が生じ、変調データ伝送素度の数だけ
ＶＣＯ用意する必要がある。
都度変換する必要が生じ、変調データ伝送素度の数だけ
ＶＣＯ用意する必要がある。
（２）変調データ伝送速度の数だけ用意されたＶＣＯに
同様の電圧制御特性，周波数変調特性を持たせるのは不
可能であり、変調データ伝送速度の変更毎にＶＣＯに合
わせた大幅な周辺回路の変更が余儀なくされる。
同様の電圧制御特性，周波数変調特性を持たせるのは不
可能であり、変調データ伝送速度の変更毎にＶＣＯに合
わせた大幅な周辺回路の変更が余儀なくされる。
（３）変調データ伝送速度の変更に伴うＶＣＯの交換毎
に煩雑な調整を行う必要がある。
に煩雑な調整を行う必要がある。
本発明はこれらの問題を解消して、種々の変調データ伝
送速度に対応することが可能な速度可変型クロック再生
回路を提供することを目的としている。
送速度に対応することが可能な速度可変型クロック再生
回路を提供することを目的としている。
本発明の速度可変型クロック再生回路は、クロック位相
誤差抽出回路によって抽出されたクロック位相誤差信号
をループフィルタを通した後に積分し、その出力でＲＯ
Ｍ，Ｄ／Ａ変換器，乗算器，π／２移送器及び合成器に
より可変周波数信号発生器の出力信号の周波数及び位相
を制御して基準クロック信号を出力するように構成して
いる。
誤差抽出回路によって抽出されたクロック位相誤差信号
をループフィルタを通した後に積分し、その出力でＲＯ
Ｍ，Ｄ／Ａ変換器，乗算器，π／２移送器及び合成器に
より可変周波数信号発生器の出力信号の周波数及び位相
を制御して基準クロック信号を出力するように構成して
いる。
次に、本発明を図面を参照して説明する。
第１図は本発明による速度可変型クロック再生回路の一
実施例を示している。図において、１はクロック位相誤
差抽出回路、２はループフィルタ、３は積分回路、４，
５は第１，第２のＲＯＭ、６，７は第１，第２のＤ／Ａ
変換器、８は可変周波数信号発生器、９はπ／２移送
器、１０，１１は第１，第２乗算器、１２は合成器であ
り、以下詳細に説明する。
実施例を示している。図において、１はクロック位相誤
差抽出回路、２はループフィルタ、３は積分回路、４，
５は第１，第２のＲＯＭ、６，７は第１，第２のＤ／Ａ
変換器、８は可変周波数信号発生器、９はπ／２移送
器、１０，１１は第１，第２乗算器、１２は合成器であ
り、以下詳細に説明する。
クロック位相誤差抽出回路１は、第６図に示した構成が
採用でき、復調信号と基準クロック信号とが入力され、
その位相差に比例した値のクロック位相誤差信号を出力
する。抽出されたクロック位相誤差信号はループフィル
タ２に入力され雑音等の高周波成分が除去される。
採用でき、復調信号と基準クロック信号とが入力され、
その位相差に比例した値のクロック位相誤差信号を出力
する。抽出されたクロック位相誤差信号はループフィル
タ２に入力され雑音等の高周波成分が除去される。
このループフィルタ２は低域ろ波特性を有し、ループー
の雑音帯域幅や同期特性，応答特性を決定する重要な要
素となり、フィルタの型及び定数は必要とされるループ
の性能に応じて選択される。また、ループフィルタ２を
単に直流利得Ｋの乗算に置き換えることで１次形のルー
プが構成できる。ループフィルタ２の出力は積分回路３
に入力されクロック位相誤差値の積分される。
の雑音帯域幅や同期特性，応答特性を決定する重要な要
素となり、フィルタの型及び定数は必要とされるループ
の性能に応じて選択される。また、ループフィルタ２を
単に直流利得Ｋの乗算に置き換えることで１次形のルー
プが構成できる。ループフィルタ２の出力は積分回路３
に入力されクロック位相誤差値の積分される。
積分回路３は第２図に示されるように、加算器２０と入
力サンプル値を１サンプル遅延させる遅延回路２１によ
り容易に実現できる。積分回路３の出力はその出力値が
アドレスとなり、余め余弦及び正弦波形のデータがディ
ジタル形式で書き込まれている第１及び第２のＲＯＭ
４，５がアクセスされる。これら第１及び第２のＲＯＭ
４，５の出力ディジタル信号は第１及び第２のＤ／Ａ変
換器６，７によって各々アナログ信号に変換される。
力サンプル値を１サンプル遅延させる遅延回路２１によ
り容易に実現できる。積分回路３の出力はその出力値が
アドレスとなり、余め余弦及び正弦波形のデータがディ
ジタル形式で書き込まれている第１及び第２のＲＯＭ
４，５がアクセスされる。これら第１及び第２のＲＯＭ
４，５の出力ディジタル信号は第１及び第２のＤ／Ａ変
換器６，７によって各々アナログ信号に変換される。
一方、可変周波数信号発生器８はいわゆるシンセサイザ
であり、外部からの周波数制御信号により任意の周波数
信号を発生することが可能である。即ち、可変周波数信
号発生器８は外部からの周波数制御信号（周波数指定
値）により変調信号の公称変調周波数に予め設定され、
その周波数の信号を発生する。その周波数設定は変調周
波数の変更毎に手動で行われる。このとき、可変周波数
信号発生器８の発振周波数は、実際の変調周波数（基準
クロック周波数）と必ずしも正確に一致している必要は
ない。なぜなら、可変周波数信号発生器８の発振周波数
と基準クロック周波数との間の微少な周波数差はクロッ
ク再生ループによって補償され得るからである。但し、
１次形のループを用いる場合には若干の定常位相誤差が
残る。この可変周波数信号発生器８の出力の１つは、第
１の乗算器１０において、第１のＤ／Ａ変換器６によっ
てアナログ変換された信号と乗算されることにより変調
を受ける。また、可変周波数信号発生器８の出力の他の
１つはπ／２移相器９に入力され、そな位相がπ／２シ
フトされる。π／２移相器９の出力は第２の乗算器１１
において、第２のＤ／Ａ変換器７によってアナログ変換
された信号と乗算されることにより変調を受ける。
であり、外部からの周波数制御信号により任意の周波数
信号を発生することが可能である。即ち、可変周波数信
号発生器８は外部からの周波数制御信号（周波数指定
値）により変調信号の公称変調周波数に予め設定され、
その周波数の信号を発生する。その周波数設定は変調周
波数の変更毎に手動で行われる。このとき、可変周波数
信号発生器８の発振周波数は、実際の変調周波数（基準
クロック周波数）と必ずしも正確に一致している必要は
ない。なぜなら、可変周波数信号発生器８の発振周波数
と基準クロック周波数との間の微少な周波数差はクロッ
ク再生ループによって補償され得るからである。但し、
１次形のループを用いる場合には若干の定常位相誤差が
残る。この可変周波数信号発生器８の出力の１つは、第
１の乗算器１０において、第１のＤ／Ａ変換器６によっ
てアナログ変換された信号と乗算されることにより変調
を受ける。また、可変周波数信号発生器８の出力の他の
１つはπ／２移相器９に入力され、そな位相がπ／２シ
フトされる。π／２移相器９の出力は第２の乗算器１１
において、第２のＤ／Ａ変換器７によってアナログ変換
された信号と乗算されることにより変調を受ける。
そして、これら第１及び第２の乗算器１０，１１の出力
は合成器１２により相加され、その出力にＳＳＢ（単側
波帯）変調された基準クロック信号が得られる。
は合成器１２により相加され、その出力にＳＳＢ（単側
波帯）変調された基準クロック信号が得られる。
このＳＳＢ変調動作について説明すると、第１及び第２
のＤ／Ａ変換器６，７の出力は各々次の（１）及び
（２）式の通りになる。
のＤ／Ａ変換器６，７の出力は各々次の（１）及び
（２）式の通りになる。
Ｖｃ(t)＝COS（△ωｔ＋φ０） …(1) Ｖｓ(t)＝sin（△ωｔ＋φ０） …(2) ここで、△ω，φ０は各々ループの定常状態における基
準クロック信号と可変周波数信号発生器の出力信号との
周波数誤差及び初期位相誤差である。
準クロック信号と可変周波数信号発生器の出力信号との
周波数誤差及び初期位相誤差である。
他方、可変周波数信号発生器８及びπ／２移相器９の出
力は各々次の（３）及び（４）式で表される。
力は各々次の（３）及び（４）式で表される。
Ｖｃ(t)＝cosωｃｔ …(3) Ｖｓ(t)＝sinωｃｔ …(4) これから、合成器１２で得られるＳＳＢ変調器出力は、 ｖ０(t)＝Ｖｃ(t)ｖｃ(t)＋Ｖｓ(t)ｖｓ(t) ＝cos｛（ωｃ−△ω）ｔ−φ０｝…(5) となり、基準クロック信号が得られる。
即ち、Δωは前記したように、可変周波数信号発生器８
の出力信号周波数ωｃと基準クロック信号周波数との周
波数誤差であるため、この関係、〔ωｃ−（基準クロッ
ク信号周波数）＝Δω〕を（５）式に当てはめると、
（５）式は基準クロック信号の周波数の式となる。そし
て、第１図のクロック再生ループは、このΔωを補償す
るように動作するため、（５）式から基準クロック信号
周波数を得ることができる。但し、定常位相誤差が残る
ことは前述の通りである。
の出力信号周波数ωｃと基準クロック信号周波数との周
波数誤差であるため、この関係、〔ωｃ−（基準クロッ
ク信号周波数）＝Δω〕を（５）式に当てはめると、
（５）式は基準クロック信号の周波数の式となる。そし
て、第１図のクロック再生ループは、このΔωを補償す
るように動作するため、（５）式から基準クロック信号
周波数を得ることができる。但し、定常位相誤差が残る
ことは前述の通りである。
ここで、可変周波数信号発生器８の出力が方形波の場合
には、π／２移相器９は簡単なディジタル回路により実
現でき、第３図はその例を示している。すなわち、２つ
のＤフリップフロップ２２，２３でリングカウンタを構
成することにより、クロック信号を１／４分周し、各々
第４図に示されるようなクロック信号Ｑ１とπ／２位相
の遅れたクロック信号Ｑ２を得る。
には、π／２移相器９は簡単なディジタル回路により実
現でき、第３図はその例を示している。すなわち、２つ
のＤフリップフロップ２２，２３でリングカウンタを構
成することにより、クロック信号を１／４分周し、各々
第４図に示されるようなクロック信号Ｑ１とπ／２位相
の遅れたクロック信号Ｑ２を得る。
以上説明したように本発明は、クロック位相誤差抽出回
路によって抽出されたクロック位相誤差信号をループフ
ィルタを通した後に積分し、その出力でＲＯＭ，Ｄ／Ａ
変換器，乗算器，π／２移相器及び合成器により可変周
波数信号発生器の出力信号の周波数及び位相を制御して
基準クロック信号を出力しているので、次のような効果
を得ることができる。
路によって抽出されたクロック位相誤差信号をループフ
ィルタを通した後に積分し、その出力でＲＯＭ，Ｄ／Ａ
変換器，乗算器，π／２移相器及び合成器により可変周
波数信号発生器の出力信号の周波数及び位相を制御して
基準クロック信号を出力しているので、次のような効果
を得ることができる。
（１）変調データ伝送速度の変更毎に行われていたＶＣ
Ｏの交換，回路変更，煩雑な調整等を全く必要とせず、
１つの回路で全ての変調データ伝送速度に対応できる。
Ｏの交換，回路変更，煩雑な調整等を全く必要とせず、
１つの回路で全ての変調データ伝送速度に対応できる。
（２）ＶＣＯを使用しないため、ＶＣＯの周波数変調感
度の非線形性，温度、経時変化に伴う発振周波数のドリ
フト等の問題が避けられる。
度の非線形性，温度、経時変化に伴う発振周波数のドリ
フト等の問題が避けられる。
（３）ＲＯＭを使用したディジタル移相器の採用によ
り、正確な移相シフトが可能となる。
り、正確な移相シフトが可能となる。
（４）ＳＳＢ変調を利用することによって、基準クロッ
ク信号のイメージ成分を相殺し、よって出力段への不用
波除去用フィルタの挿入が不要となる。
ク信号のイメージ成分を相殺し、よって出力段への不用
波除去用フィルタの挿入が不要となる。
第１図は本発明の一実施例の全体構成を示すブロック
図、第２図は積分回路のブロック図、第３図はπ／２移
相器の回路図、第４図は第３図の移相器の出力波形図、
第５図は従来用いられているクロック再生回路のブロッ
ク図、第６図はクロック位相誤差抽出回路のブロック図
である。 １……クロック位相誤差抽出回路、２……ループフィル
タ、３……積分回路、４……第１のＲＯＭ、５……第２
のＲＯＭ、６……第１のＤ／Ａ変換器、７……第２のＤ
／Ａ変換器、８……可変周波数信号発生器、９……π／
２移相器、１０……第１の乗算器、１１……第２の乗算
器、１２……合成器、１３……Ｄ／Ａ変換器、１４……
電圧制御発振器、１５……逓倍器、１６……Ａ／Ｄ変換
器、１７……位相誤差量検出回路、１８……零交叉検出
回路、１９……選択回路、２０……加算器、２１……遅
延回路、２２，２３……フリップフロップ。
図、第２図は積分回路のブロック図、第３図はπ／２移
相器の回路図、第４図は第３図の移相器の出力波形図、
第５図は従来用いられているクロック再生回路のブロッ
ク図、第６図はクロック位相誤差抽出回路のブロック図
である。 １……クロック位相誤差抽出回路、２……ループフィル
タ、３……積分回路、４……第１のＲＯＭ、５……第２
のＲＯＭ、６……第１のＤ／Ａ変換器、７……第２のＤ
／Ａ変換器、８……可変周波数信号発生器、９……π／
２移相器、１０……第１の乗算器、１１……第２の乗算
器、１２……合成器、１３……Ｄ／Ａ変換器、１４……
電圧制御発振器、１５……逓倍器、１６……Ａ／Ｄ変換
器、１７……位相誤差量検出回路、１８……零交叉検出
回路、１９……選択回路、２０……加算器、２１……遅
延回路、２２，２３……フリップフロップ。
Claims (1)
- 【請求項１】ディジタル変調された信号の復調信号と基
準クロック信号とを入力してその位相誤差を抽出するク
ロック位相誤差抽出回路と、この位相誤差信号の高周波
成分を除去するループフィルタと、このループフィルタ
出力値の積分を行う積分回路と、この積分回路の出力に
基づいてアクセスされ予め余弦及び正弦波形のデータが
ディジタル形式で書込まれている第１及び第２のＲＯＭ
と、各ＲＯＭの出力ディジタル信号を各々アナログ信号
に変換する第１及び第２のＤ／Ａ変換器と、外部の周波
数制御信号によって種々の周波数信号を発生する可変周
波数信号発生器と、出力された周波数信号の位相をπ／
２シフトさせるπ／２移相器と、前記第１のＤ／Ａ変換
器の出力信号により前記可変周波数信号発生器の出力を
変調する第１の乗算器と、前記第２のＤ／Ａ変換器の出
力信号により前記π／２移相器の出力を変調する第２の
乗算器と、これら第１及び第２の乗算器の出力を相加し
て基準クロック信号を出力する合成器とを備えることを
特徴とする速度可変型クロック再生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224148A JPH0620197B2 (ja) | 1987-09-09 | 1987-09-09 | 速度可変型クロック再生回路 |
| AU21996/88A AU601132B2 (en) | 1987-09-09 | 1988-09-08 | Variable bit rate clock recovery circuit |
| EP88114680A EP0306941B1 (en) | 1987-09-09 | 1988-09-08 | Variable bit rate clock recovery circuit |
| US07/241,669 US4891598A (en) | 1987-09-09 | 1988-09-08 | Variable bit rate clock recovery circuit |
| DE8888114680T DE3881457T2 (de) | 1987-09-09 | 1988-09-08 | Veraenderliche bitraten-taktwiedergewinnungsschaltung. |
| CA000576735A CA1289200C (en) | 1987-09-09 | 1988-09-08 | Variable bit rate clock recovery circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224148A JPH0620197B2 (ja) | 1987-09-09 | 1987-09-09 | 速度可変型クロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468149A JPS6468149A (en) | 1989-03-14 |
| JPH0620197B2 true JPH0620197B2 (ja) | 1994-03-16 |
Family
ID=16809296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224148A Expired - Lifetime JPH0620197B2 (ja) | 1987-09-09 | 1987-09-09 | 速度可変型クロック再生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4891598A (ja) |
| EP (1) | EP0306941B1 (ja) |
| JP (1) | JPH0620197B2 (ja) |
| AU (1) | AU601132B2 (ja) |
| CA (1) | CA1289200C (ja) |
| DE (1) | DE3881457T2 (ja) |
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