JPS61172464A - 変調回路 - Google Patents
変調回路Info
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- JPS61172464A JPS61172464A JP1287685A JP1287685A JPS61172464A JP S61172464 A JPS61172464 A JP S61172464A JP 1287685 A JP1287685 A JP 1287685A JP 1287685 A JP1287685 A JP 1287685A JP S61172464 A JPS61172464 A JP S61172464A
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- Japan
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- signal
- pattern
- circuit
- frequency
- memory
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation
- H04L27/2021—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change per symbol period is not constrained
- H04L27/2025—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change per symbol period is not constrained in which the phase changes in a piecewise linear manner within each symbol period
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は送、受信機又は伝送路の周波数帯域上の制約か
らディジタル信号をアナログ信号に変調して伝送する通
信システムにおいて用いられる変調回路に関するもので
ある。
らディジタル信号をアナログ信号に変調して伝送する通
信システムにおいて用いられる変調回路に関するもので
ある。
上述の如き通信システムにおいてはシリアルな２値信号
をＦＳＫ変調回路にてアナログ信号に変調することが行
われる。
をＦＳＫ変調回路にてアナログ信号に変調することが行
われる。
第２図は従来のＦＳＫ変調回路の１例を示す略示回路図
である。 ２１．２２は夫々低周波ｆ１及び高周波ｆ２
の正弦波発生器であって、変調すべき２値信号は、低周
波ｆ１の正弦波発生器２１には直接、また高周波ｒ２の
正弦波発生器２２にはインバータ２３を介して夫々の出
力イネーブル端子へ与えられている０両発生器２１．２
２の出力は混合器２４に入力され、混合出力が変調され
たアナログ信号として送信されることになる。
である。 ２１．２２は夫々低周波ｆ１及び高周波ｆ２
の正弦波発生器であって、変調すべき２値信号は、低周
波ｆ１の正弦波発生器２１には直接、また高周波ｒ２の
正弦波発生器２２にはインバータ２３を介して夫々の出
力イネーブル端子へ与えられている０両発生器２１．２
２の出力は混合器２４に入力され、混合出力が変調され
たアナログ信号として送信されることになる。
人力信号が“１″である場合は低周波数ｆ、の正弦波発
生器２１がイネーブルされ、“０２である場合はインバ
ータ２３の働きにより高周波数ｆ２（＝２ｆｌ）の正弦
波発生器２２がイネーブルされ、従って混合器２４出力
にはｆ１、ｆ２．ｆｌの周波数の正弦波が順次現れるア
ナログ信号が得られることになる。この周波数ｒ１．ｒ
２の正弦波は伝送され、受信機（図示せず）にて夫々２
値信号の“ｌ”、“０″に割りつけるように復調せしめ
られる。このような変調回路による場合は各別に動作す
る正弦波発生器２１．２２出力を、これらの動作とは非
同期の入力２値信号にて切換えるので出力信号は第２図
に示したところと異なり、その連続性は保証されない。
生器２１がイネーブルされ、“０２である場合はインバ
ータ２３の働きにより高周波数ｆ２（＝２ｆｌ）の正弦
波発生器２２がイネーブルされ、従って混合器２４出力
にはｆ１、ｆ２．ｆｌの周波数の正弦波が順次現れるア
ナログ信号が得られることになる。この周波数ｒ１．ｒ
２の正弦波は伝送され、受信機（図示せず）にて夫々２
値信号の“ｌ”、“０″に割りつけるように復調せしめ
られる。このような変調回路による場合は各別に動作す
る正弦波発生器２１．２２出力を、これらの動作とは非
同期の入力２値信号にて切換えるので出力信号は第２図
に示したところと異なり、その連続性は保証されない。
また切換り時点では信号が不連続となるために高調波成
分を含み、これが復調時にノイズとなる。
分を含み、これが復調時にノイズとなる。
また正弦波発生器２１．２２はその出力周波数の決定の
ための回路中にＣＲ回路を含み、従って出力周波数の精
度が低く、また経年変化により出力周波数が変化し、信
頼性が低いという難点がある。更に出力波形の変更が困
難であるという難点がある。
ための回路中にＣＲ回路を含み、従って出力周波数の精
度が低く、また経年変化により出力周波数が変化し、信
頼性が低いという難点がある。更に出力波形の変更が困
難であるという難点がある。
第３図は他のＦＳＫ変調回路の例を示している。
２値信号はＶＣＯ（電圧制御発振器）２５に入力されこ
こで“１″、＠０”に対応して周波数ｆ１、ｆ２の３角
波に変換される。そしてこの３角波は正弦波発生器２６
に入力されて、対応周波数の正弦波が出力される。
こで“１″、＠０”に対応して周波数ｆ１、ｆ２の３角
波に変換される。そしてこの３角波は正弦波発生器２６
に入力されて、対応周波数の正弦波が出力される。
この変調回路の場合は第２図のものと異なり発振器（正
弦波発生器２１．２２ ）の切換を行わないからＶＣＯ
２５出力の連続性が保証されるが、やはりｖｃ。
弦波発生器２１．２２ ）の切換を行わないからＶＣＯ
２５出力の連続性が保証されるが、やはりｖｃ。
２５の動作は入力２値信号と非同期であるからｆｌ。
ｆｌ間の切換点の位相が確定しないという欠点がある。
また周波数ｒ１．ｒ２の決定のためにＣＲ回路を使用し
ているので、第２図のものと同様の難点を有し、また出
力波形の変更が困難であるという難点も同様である。
ているので、第２図のものと同様の難点を有し、また出
力波形の変更が困難であるという難点も同様である。
以上の理由により、従来にあってはｆＪｉ調回路におい
て、周波数切換りの部分においては信号が保証されてい
ないものとしてその部分に発生するノイズを除去するた
めに大きな積分回路を設けるとか、１ビットに複数サイ
クルを対応させ、同一周波数の信号が所定サイクル連続
した後に“ｌ”。
て、周波数切換りの部分においては信号が保証されてい
ないものとしてその部分に発生するノイズを除去するた
めに大きな積分回路を設けるとか、１ビットに複数サイ
クルを対応させ、同一周波数の信号が所定サイクル連続
した後に“ｌ”。
＠０”を確定する等の対策をとることとしていた。
このために伝送速度が低くなるという問題点があった。
本発明はこのような従来技術の問題点を解決するために
なされたものであって、ディジタル回路構成とすること
により周波数が切換る部分の連続性が保証され、また切
換り部分の位相が一定となり、そのた幀に必要最小限の
サイクル数にてｌ”。
なされたものであって、ディジタル回路構成とすること
により周波数が切換る部分の連続性が保証され、また切
換り部分の位相が一定となり、そのた幀に必要最小限の
サイクル数にてｌ”。
“Ｏ”を表わし得て伝送速度を高くすることができ、更
に経年変化がなく長期に亘って高い信頼性が確保され、
加えて出力波形の変更も容易に行なえる変調回路を提供
することを目的とする。
に経年変化がなく長期に亘って高い信頼性が確保され、
加えて出力波形の変更も容易に行なえる変調回路を提供
することを目的とする。
本発明に係る変調回路は、シリアルな２値信号をＦＳＫ
変調する変調回路において、増加に始まり減少に終わる
第１低周波及び第１高周波並びに減少に始まり増加に終
わる第２低周波及び第２高周波の所定サイクル分のパタ
ーンを表す多数の時系列的、離散的な電圧レベル情報と
、各パターンの終了部の増加、減少の別を表すデータと
、各パターンの終了を表すデータとを記憶させてあるメ
モリと、該メモリから直前に読出されたパターンの前記
終了部の増加、減少の別を表すデータ及び変調すべき２
値信号の１ビットをラッチし、ラッチ内容を、第１．第
２低周波又は第１．第２高周波夫々の記憶領域を特定す
る上位のアドレス信号として前記メモリに与えるべくな
してあるラッチ回路と、ボーレートに応じた周期のクロ
ック信号を計数し、針数値を、前記パターンの時系列的
な電圧レベル情報の個々を特定する下位のアドレス信号
として前記メモリに与えるべ（なしであるラッチ回路と
、前記メモリに記憶させてある各パターンの終了を表す
データにより、前記ラッチ回路にラッチ信号を、また前
記カウンタにクリヤ信号を夫々与えるタイミング回路と
、前記メモリから読出された電圧レベル情報をディジタ
ル／アナログ変換するディジタル／アナログ変換器とを
具備することを特徴とする。
変調する変調回路において、増加に始まり減少に終わる
第１低周波及び第１高周波並びに減少に始まり増加に終
わる第２低周波及び第２高周波の所定サイクル分のパタ
ーンを表す多数の時系列的、離散的な電圧レベル情報と
、各パターンの終了部の増加、減少の別を表すデータと
、各パターンの終了を表すデータとを記憶させてあるメ
モリと、該メモリから直前に読出されたパターンの前記
終了部の増加、減少の別を表すデータ及び変調すべき２
値信号の１ビットをラッチし、ラッチ内容を、第１．第
２低周波又は第１．第２高周波夫々の記憶領域を特定す
る上位のアドレス信号として前記メモリに与えるべくな
してあるラッチ回路と、ボーレートに応じた周期のクロ
ック信号を計数し、針数値を、前記パターンの時系列的
な電圧レベル情報の個々を特定する下位のアドレス信号
として前記メモリに与えるべ（なしであるラッチ回路と
、前記メモリに記憶させてある各パターンの終了を表す
データにより、前記ラッチ回路にラッチ信号を、また前
記カウンタにクリヤ信号を夫々与えるタイミング回路と
、前記メモリから読出された電圧レベル情報をディジタ
ル／アナログ変換するディジタル／アナログ変換器とを
具備することを特徴とする。
以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明回路の構成を示すブロック図である。
。第１図は本発明回路の構成を示すブロック図である。
ＲＯＭ （読出し専用メモリ）６には第４図（イ）、
（ロ）、（ハ）、（ニ）夫々に示すように低周波数ｆ１
の正の半サイクル、同じく負の半サイクル、高周波数ｒ
２ Ｃ−２ｋ ）の正、負の１サイクル、同じく負、
正の１サイクルの電圧レベルの変化パターンを表す時系
列データＰＦ１ （ｔｏ ）＋ＰＦ＋ （ｔｌ）、
ＰＦｌ（ｔｚ） ・＝ＰＦ１（ｔｎ） 、ＮＦｔ （ｔ
ｏ） 。
（ロ）、（ハ）、（ニ）夫々に示すように低周波数ｆ１
の正の半サイクル、同じく負の半サイクル、高周波数ｒ
２ Ｃ−２ｋ ）の正、負の１サイクル、同じく負、
正の１サイクルの電圧レベルの変化パターンを表す時系
列データＰＦ１ （ｔｏ ）＋ＰＦ＋ （ｔｌ）、
ＰＦｌ（ｔｚ） ・＝ＰＦ１（ｔｎ） 、ＮＦｔ （ｔ
ｏ） 。
Ｎｈ （ｔｔ）、ＮＦｌ（ｔｚ） −ＮＦｔ （ｔｎ）
、ＰＦ２ （ｔｏ） 。
、ＰＦ２ （ｔｏ） 。
ＰＦ２ （ｔｌ）、 ＰＦ２ （ｔｌ） ”ＰＦ２
（ｔｌ） 、ＮＦ２ （ｔｏ） 。
（ｔｌ） 、ＮＦ２ （ｔｏ） 。
ＮＦ２ （ｔｔ ）、ＮＦ２ （ｔｌ） −ＮＦｚ （
ｔｎ ）が格納されている。
ｔｎ ）が格納されている。
これら４つのパターンのピーク値は等しく、またレベル
を表す階調も例えば６ビットと等しくしである。以下こ
れら４種類のデータをＰＦ、 （ｔ１、ＮＦ。
を表す階調も例えば６ビットと等しくしである。以下こ
れら４種類のデータをＰＦ、 （ｔ１、ＮＦ。
（ｔ１、ＰＦ２ （ｔ１、ＮＦ２ （ｔ）と言う。
ＲＯＭ ６はラッチ回路５から上位２ビット、アドレス
カウンタ４から下位にビットのアドレスが与えられ、上
位２ビットのアドレスＡＨ，ＡＬが（０，０）、（０，
１）、（１，０）、（１，１）の夫々の場合にＮＦ２
（ｔ１、ＮＦｌ（ｔ１、ＰＦ２ （ｔ）、ＰＦ、（ｔ）
を各格納しである領域がアクセスされ、またアドレスカ
ウンタ４の内容、０から２’ −１（−ｎ）により各領
域での記憶データ、例えばＰＦｌ（ｔｏ ） 、 ＰＦ
ｔ （ｔｔ ）。
カウンタ４から下位にビットのアドレスが与えられ、上
位２ビットのアドレスＡＨ，ＡＬが（０，０）、（０，
１）、（１，０）、（１，１）の夫々の場合にＮＦ２
（ｔ１、ＮＦｌ（ｔ１、ＰＦ２ （ｔ）、ＰＦ、（ｔ）
を各格納しである領域がアクセスされ、またアドレスカ
ウンタ４の内容、０から２’ −１（−ｎ）により各領
域での記憶データ、例えばＰＦｌ（ｔｏ ） 、 ＰＦ
ｔ （ｔｔ ）。
ＰＦｓ （ｔｚ ） −ＰＦｔ （ｔｎ ）が順次読出
され、これがＤ／Ａ （ディジタル／アナログ）変換ｔ
ｉ７へ出力され、ここでアナログ信号に変換されて変温
信号として送出されていくようになっている。
され、これがＤ／Ａ （ディジタル／アナログ）変換ｔ
ｉ７へ出力され、ここでアナログ信号に変換されて変温
信号として送出されていくようになっている。
ＲＯＭ ６の記憶データは８ビットであり、上述の６ビ
ットのデータの残りの２ビットは次のように使用される
。まず１ビットは最終のデータＰＦ１（ｔｎ ）、Ｎｈ
（ｔｎ ） 、ＰＦ２０ｎ ） 、ＮＦ２ （ｔｎ
）にのみ、それが最終データであることを表すために使
用されている。この最終データを表す信号Ｓｅ＝”ｌ
”はタイミング回路３に与えられる。
ットのデータの残りの２ビットは次のように使用される
。まず１ビットは最終のデータＰＦ１（ｔｎ ）、Ｎｈ
（ｔｎ ） 、ＰＦ２０ｎ ） 、ＮＦ２ （ｔｎ
）にのみ、それが最終データであることを表すために使
用されている。この最終データを表す信号Ｓｅ＝”ｌ
”はタイミング回路３に与えられる。
他の１ビットは次のサイクルにて出力すべきパターンの
方向を表す内容の信号ＳＭとなっている。
方向を表す内容の信号ＳＭとなっている。
後述する処から明らかになるが、ＰＦ、 （ｔ１、ＮＦ
２ （ｔ）の如くパターン終末部が０に向かって減少し
ていく場合は、出力信号の連続を確保する必要上、次の
読出しパターンは、パターン冒頭部が０から減・少して
い＜ ＮＦ、 （ｔ）、 ＮＦ２ （ｔ）でなければな
らず、また逆にＮＦ、 （ｔ）、 ｐｐ２（ｔ）の如く
パターン終末部が０に向かって増加していく場合は、次
の続出パターンは、パターン冒頭部が０から増加してい
＜ＰＦｔ（ｔ）、 ＰＦ２ （ｔ）でなければならない
。
２ （ｔ）の如くパターン終末部が０に向かって減少し
ていく場合は、出力信号の連続を確保する必要上、次の
読出しパターンは、パターン冒頭部が０から減・少して
い＜ ＮＦ、 （ｔ）、 ＮＦ２ （ｔ）でなければな
らず、また逆にＮＦ、 （ｔ）、 ｐｐ２（ｔ）の如く
パターン終末部が０に向かって増加していく場合は、次
の続出パターンは、パターン冒頭部が０から増加してい
＜ＰＦｔ（ｔ）、 ＰＦ２ （ｔ）でなければならない
。
そこでＰＦ、 （ｔ１、 ＮＦ２ （ｔ）には次に読出
すべきＮＦｌ（ｔ）、 ＮＦ２（ｔ）のＡｌｌ値″０”
、ＮＦＩ （ｔ）、 ｐｐ２（ｔ）には次に読出すべき
ＰＦ、 （ｔ）、 ＰＦ２ （ｔ）のＡｌ値“１″がこ
の１ビットに書込まれている。このｌビットの信号Ｓ、
はラッチ回路５に与えられている。
すべきＮＦｌ（ｔ）、 ＮＦ２（ｔ）のＡｌｌ値″０”
、ＮＦＩ （ｔ）、 ｐｐ２（ｔ）には次に読出すべき
ＰＦ、 （ｔ）、 ＰＦ２ （ｔ）のＡｌ値“１″がこ
の１ビットに書込まれている。このｌビットの信号Ｓ、
はラッチ回路５に与えられている。
発振器１は水晶振動子を用いてなるものであり、この装
置の基本クロック信号を発しており、出力パルスは分周
回路２へ与えられる０分周回路２は複数の外部接点２ａ
のオン、オフにより分周比を可変としてあり、ボーレー
トに応じてその分周比が設定される６分周回路２の出力
周波数を高くしておく場合はボーレートが高く、出力周
波数を低くしておく場合はボーレートが低くなる０分周
回路２出力はアドレスカウンタ４に歩道用のクロック信
号として与えられる。
置の基本クロック信号を発しており、出力パルスは分周
回路２へ与えられる０分周回路２は複数の外部接点２ａ
のオン、オフにより分周比を可変としてあり、ボーレー
トに応じてその分周比が設定される６分周回路２の出力
周波数を高くしておく場合はボーレートが高く、出力周
波数を低くしておく場合はボーレートが低くなる０分周
回路２出力はアドレスカウンタ４に歩道用のクロック信
号として与えられる。
発振器１が出力する基本クロック信号はタイミング回路
３に与えられる。タイミング信号３はＲＯＭ６から読出
された最終データ信号Ｓｅ−“１”を基本タロツク信号
の適当数分遅延させる回路であって遅延せしめられた信
号Ｓｅ−“ｌ”はラッチ回路５にはランチ信号として、
またアドレスカウンタ４にはりセラＩ・信号として与え
られる。
３に与えられる。タイミング信号３はＲＯＭ６から読出
された最終データ信号Ｓｅ−“１”を基本タロツク信号
の適当数分遅延させる回路であって遅延せしめられた信
号Ｓｅ−“ｌ”はラッチ回路５にはランチ信号として、
またアドレスカウンタ４にはりセラＩ・信号として与え
られる。
ラッチ回路５には前述の信号Ｓ１１及び変調すべき２値
信号ＳＩＮが入力されており、これがラッチ信号にてラ
ッチされ夫々ＲＯＭ ６のアドレス信号Ａｌｌ。
信号ＳＩＮが入力されており、これがラッチ信号にてラ
ッチされ夫々ＲＯＭ ６のアドレス信号Ａｌｌ。
ＡＬとなる。
次に上述の回路の作用につき説明する。初期状態にあっ
てはラッチ回路５に強制的に所定の２ビットのデータを
ラッチさせる等の方法によって、いずれかのパターンを
読出さしめて信号ＳＭを１１３又は０″とさせてスター
トさせる。
てはラッチ回路５に強制的に所定の２ビットのデータを
ラッチさせる等の方法によって、いずれかのパターンを
読出さしめて信号ＳＭを１１３又は０″とさせてスター
トさせる。
いま２値信号がり、０．１．０の順で入力され、最初の
“１”に対応するデータとしてパターンＰＦ。
“１”に対応するデータとしてパターンＰＦ。
（１）が読出されているものとする（第１図参照）。
このときラッチ回路５にラッチされている＾Ｈ，ＡＬは
（１，１）である、アドレスカウンタ４の内容が歩進さ
れていくにつれて’ｈ （ｔｏ ） ＋ ’ＰＦ１ （
ｔｌ）＋ＰＦ＋ （ｔ２）・・・と順次読出されていく
のでＤ／Ａ変換器７出力は周波数ｒ１の正の半波を出力
することになる。この間ＲＯＭ ６は信号ＳＭとして０
″を出力している。アドレスカウンタ４の内容が２に一
１＝ｎとなると最終のデータＰＦ１（ｔｎ ）が読出さ
れると共にＳｅ ＝“ｌ”となる。そうするとタイミン
グ回路３はＰＦＩ （ｔｎ ）のＤ／Ａ変換に要する程
度の時間を遅らせてこれをラッチ回路５に与える。そう
すると次のＳＩＮは“０”であるからラッチ回路５は（
Ｓｒ＋、５ＩＮ）＝ （０，０）をラッチし、これをＡ
Ｉ、 ＡＬとしてＲＯＭ ６に与える。一方アドレスカ
ウンタ４もリセットされるから次にはその内容の歩道に
従ってＮＦ２ （ｔ）のパターンが読出されていくこと
になり、Ｄ／Ａ変換器７からは負側から始まる周波数ｆ
２の１サイクルを出力することになる。この間５ｔ１＝
＝′″０″となっている。
（１，１）である、アドレスカウンタ４の内容が歩進さ
れていくにつれて’ｈ （ｔｏ ） ＋ ’ＰＦ１ （
ｔｌ）＋ＰＦ＋ （ｔ２）・・・と順次読出されていく
のでＤ／Ａ変換器７出力は周波数ｒ１の正の半波を出力
することになる。この間ＲＯＭ ６は信号ＳＭとして０
″を出力している。アドレスカウンタ４の内容が２に一
１＝ｎとなると最終のデータＰＦ１（ｔｎ ）が読出さ
れると共にＳｅ ＝“ｌ”となる。そうするとタイミン
グ回路３はＰＦＩ （ｔｎ ）のＤ／Ａ変換に要する程
度の時間を遅らせてこれをラッチ回路５に与える。そう
すると次のＳＩＮは“０”であるからラッチ回路５は（
Ｓｒ＋、５ＩＮ）＝ （０，０）をラッチし、これをＡ
Ｉ、 ＡＬとしてＲＯＭ ６に与える。一方アドレスカ
ウンタ４もリセットされるから次にはその内容の歩道に
従ってＮＦ２ （ｔ）のパターンが読出されていくこと
になり、Ｄ／Ａ変換器７からは負側から始まる周波数ｆ
２の１サイクルを出力することになる。この間５ｔ１＝
＝′″０″となっている。
このようにしてＮＦ２ （ｔ）のパターンの読出しを終
えると次には５ＩＮ＝“ｌ”であるからラッチ回路５は
（ＳＭ、 ５ＩＮ） −（Ｌ １）をラッチし、従って
次にはＮＦＩ （ｔ）のパターンを読出す、従って周波
数ｆ１の負の半波がＤ／Ａ変換器７から出力され、また
この間Ｓ１．Ｉ＝“１３となっている。
えると次には５ＩＮ＝“ｌ”であるからラッチ回路５は
（ＳＭ、 ５ＩＮ） −（Ｌ １）をラッチし、従って
次にはＮＦＩ （ｔ）のパターンを読出す、従って周波
数ｆ１の負の半波がＤ／Ａ変換器７から出力され、また
この間Ｓ１．Ｉ＝“１３となっている。
ＮＦｌ（ｔ）のパターンの読出しを終えると次にＳＩＮ
！’ ０”となるのでランチ回路５は（ＳＭ、５ＩＮ）
＝ （１，０）をラッチし、これによってＰＦ２ （ｔ
）のパターンを読出すことになる。
！’ ０”となるのでランチ回路５は（ＳＭ、５ＩＮ）
＝ （１，０）をラッチし、これによってＰＦ２ （ｔ
）のパターンを読出すことになる。
本発明回路はこのような動作を繰り返していくものであ
るからＤ／Ａ変換器７出力は０点にて正から負、負から
正となるように規則正しく円滑に連続していくことにな
る。
るからＤ／Ａ変換器７出力は０点にて正から負、負から
正となるように規則正しく円滑に連続していくことにな
る。
なお特には例示しないが、１．１又は０．０が連続する
場合にはＳ、を前述のように定めておくことにより正負
正負・・・の連続変化波形が得られる。
場合にはＳ、を前述のように定めておくことにより正負
正負・・・の連続変化波形が得られる。
以上のように本発明による場合は周波数切換りの部分に
おいても信号が円滑に連続することとなる。従って復調
回路においてこの切換りの部分でのノイズ対策が無用で
あり、また切換りの位相も一定となって１ビットのデー
タに最小の半サイクル又は１サイクルを割りつけること
が可能となり、伝送能率を極限まで高めることができる
。
おいても信号が円滑に連続することとなる。従って復調
回路においてこの切換りの部分でのノイズ対策が無用で
あり、また切換りの位相も一定となって１ビットのデー
タに最小の半サイクル又は１サイクルを割りつけること
が可能となり、伝送能率を極限まで高めることができる
。
更に出力波形はＲＯＭ ６に記憶させてお（べきデータ
によって定まるのでこれを変更することにより正弦波に
限らず３角波等任意の出力波形を得ることができ、また
任意のピーク値を得ることもできる。また１ビットに割
付けるサイクル数もＲＯＭ６の記憶データ変更によって
任意に変更できる。
によって定まるのでこれを変更することにより正弦波に
限らず３角波等任意の出力波形を得ることができ、また
任意のピーク値を得ることもできる。また１ビットに割
付けるサイクル数もＲＯＭ６の記憶データ変更によって
任意に変更できる。
更に出力波形はＲＯＭ ６のデータが不変であり、また
発振器１の出力量波数が不変であるので、経年変化がな
く長期に亘って高い信頼性が確保できる。
発振器１の出力量波数が不変であるので、経年変化がな
く長期に亘って高い信頼性が確保できる。
更にまた前述の実施例では分周比可変の分周回路２を設
けているので例えばｆ １−１２００Ｈｚ、 ｆ ２＝
２４００Ｈ２からｒ １＝ ６００Ｈ２，ｆ ２ ｚ
１２ＱＱＨｚへとボーレートを容易に変更することが可
能であるなど本発明は優れた効果を奏する。
けているので例えばｆ １−１２００Ｈｚ、 ｆ ２＝
２４００Ｈ２からｒ １＝ ６００Ｈ２，ｆ ２ ｚ
１２ＱＱＨｚへとボーレートを容易に変更することが可
能であるなど本発明は優れた効果を奏する。
なお、上述の実施例では信号ＳＭ、 ５ｉｌｌとパタ
ーンデータＰＦ、 （ｔ）等とを同時に読出すｊ１１！
ｉとしたが、信号ＳＭＩ Ｓｅとパターンデータとを
ＲＯＭ ６の別領域に記憶させておきアドレスカウンタ
が歩進する都度、その読出し領域を切換える構成とする
ことにより同メモリ容量でのパターンデータのビット数
を多くすることができる。
ーンデータＰＦ、 （ｔ）等とを同時に読出すｊ１１！
ｉとしたが、信号ＳＭＩ Ｓｅとパターンデータとを
ＲＯＭ ６の別領域に記憶させておきアドレスカウンタ
が歩進する都度、その読出し領域を切換える構成とする
ことにより同メモリ容量でのパターンデータのビット数
を多くすることができる。
また発振器１は外部から同期をかけることとしてもよい
。
。
第１図は本発明回路のブロック図、第２，３図は従来の
変温回路のブロック図、第４図は本発明のＲＯＭに記憶
させてあるデータの概念図である。 １・・・発振器 ２・・・分周回路 ３・・・タイミン
グ回路 ４・・・アドレスカウンタ ５・・・ラッチ回
路６・・・ＲＯＭ ７・・・Ｄ／Ａ変換変換器片 出
願人 株式会社 椿本チェイン外１名
変温回路のブロック図、第４図は本発明のＲＯＭに記憶
させてあるデータの概念図である。 １・・・発振器 ２・・・分周回路 ３・・・タイミン
グ回路 ４・・・アドレスカウンタ ５・・・ラッチ回
路６・・・ＲＯＭ ７・・・Ｄ／Ａ変換変換器片 出
願人 株式会社 椿本チェイン外１名
Claims (1)
- 【特許請求の範囲】 １、シリアルな２値信号をＦＳＫ変調する変調回路にお
いて、増加に始まり減少に終わる第１低周波及び第１高
周波並びに減少に始まり増加に終わる第２低周波及び第
２高周波の所定サイクル分のパターンを表す多数の時系
列的、離散的な電圧レベル情報と、各パターンの終了部
の増加、減少の別を表すデータと、各パターンの終了を
表すデータとを記憶させてあるメモリと、 該メモリから直前に読出されたパターンの 前記終了部の増加、減少の別を表すデータ及び変調すべ
き２値信号の１ビットをラッチし、ラッチ内容を、第１
、第２低周波又は第１、第２高周波夫々の記憶領域を特
定する上位のアドレス信号として前記メモリに与えるべ
くなしてあるラッチ回路と、 ボーレートに応じた周期のクロック信号を 計数し、計数値を、前記パターンの時系列的な電圧レベ
ル情報の個々を特定する下位のアドレス信号として前記
メモリに与えるべくなしてあるラッチ回路と、 前記メモリに記憶させてある各パターンの 終了を表すデータにより、前記ラッチ回路にラッチ信号
を、また前記カウンタにクリヤ信号を夫々与えるタイミ
ング回路と、前記メモリから読出された電圧レベル情報
をディジタル／アナログ変換するディジタル／アナログ
変換器と を具備することを特徴とする変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012876A JPH0654922B2 (ja) | 1985-01-25 | 1985-01-25 | 変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012876A JPH0654922B2 (ja) | 1985-01-25 | 1985-01-25 | 変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61172464A true JPS61172464A (ja) | 1986-08-04 |
| JPH0654922B2 JPH0654922B2 (ja) | 1994-07-20 |
Family
ID=11817622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012876A Expired - Lifetime JPH0654922B2 (ja) | 1985-01-25 | 1985-01-25 | 変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654922B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0543641U (ja) * | 1991-11-05 | 1993-06-11 | 横河電機株式会社 | デイジタル変調用ｉｑ信号発生器 |
| WO2014141711A1 (ja) * | 2013-03-14 | 2014-09-18 | パナソニック株式会社 | 送信装置及び帯域幅調整方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648746A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Fsk signal generating circuit |
-
1985
- 1985-01-25 JP JP60012876A patent/JPH0654922B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648746A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Fsk signal generating circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0543641U (ja) * | 1991-11-05 | 1993-06-11 | 横河電機株式会社 | デイジタル変調用ｉｑ信号発生器 |
| WO2014141711A1 (ja) * | 2013-03-14 | 2014-09-18 | パナソニック株式会社 | 送信装置及び帯域幅調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654922B2 (ja) | 1994-07-20 |
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