JP3888154B2

JP3888154B2 - 変調信号発生装置

Info

Publication number: JP3888154B2
Application number: JP2001390110A
Authority: JP
Inventors: 啓之寺田
Original assignee: Iwatsu Electric Co Ltd
Current assignee: Iwatsu Electric Co Ltd
Priority date: 2001-12-21
Filing date: 2001-12-21
Publication date: 2007-02-28
Anticipated expiration: 2021-12-21
Also published as: JP2003198647A

Description

【０００１】
【発明の属する技術分野】
本発明は、ダイレクトデジタルシンセサイザ方式による信号発生原理を使用した変調信号発生装置に関し、特に、ダイレクトデジタルシンセサイザ方式を用いて任意の変調周波数で周波数シフトキーイング変調機能等を実現する変調信号発生装置に関する。
【０００２】
【従来の技術】
一般的に、正弦波、方形波、三角波等の各種波形の信号を発生させるダイレクトデジタルシンセサイザ（ＤＤＳ）方式の信号発生原理は、従来から知られている。ここで、このＤＤＳ方式信号発生器について説明する。
【０００３】
従来知られているＤＤＳ方式の信号発生器は、図５の回路ブロック構成に示されるように、周波数レジスタ１、累積加算器２、加算結果を格納する累積加算レジスタ３、波形メモリ４、Ｄ／Ａ変換器５、ローパスフィルタ６から構成されており、これらの各構成要素は、同一クロックに同期して動作するものである。図５の信号発生器では、正弦波信号を出力する場合を示している。
【０００４】
累積加算器２と累積加算レジスタ３とでアドレス演算器を構成している。累積加算器２の一方の入力端子には、周波数レジスタ１から周波数データが入力され、累積加算器２の出力は、累積加算レジスタ３を介してさらに累積加算器２の他の入力端子に入力される。波形メモリ４には、正弦波に係る波形データが記憶され、アドレス演算器で求められたアドレスデータにより、当該アドレスに記憶された波形デジタルデータが読み出される。波形メモリ４から読み出された波形デジタルデータは、ＤＡ変換器５、ローパスフィルタ６に送出されて、所定の周波数を有する正弦波信号が生成され、信号発生器の出力波形信号Ｓとなる。
【０００５】
このような構成において、累積加算器２に周波数レジスタ１から、周波数データｎが与えられたとする。このとき、累積加算器２の他方の入力端子は、０であるとすると、累積加算器２は、システムクロックに同期してデータｎを累積加算レジスタ３に出力し、累積加算レジスタ３は、そのままデータｎを波形メモリ４に送出する。このデータｎは、波形メモリ４の最初のアドレスとなる。一方、累積加算レジスタ３の出力は、累積加算器２の他方の入力端子にも供給されているので、その結果、累積加算器２は、次のシステムクロックに同期して周波数データ２ｎを出力することになる。この様にして、累積加算器２は、これ以降、クロックに同期して、データ３ｎ、４ｎ…を波形メモリ４に順次送出する。これらのデータが、波形メモリ４の読み出しアドレスを指定することになり、波形メモリ４は、この指定されたアドレスに従って、波形に係るデジタルデータを発生する。波形メモリ４に、正弦波以外にも、方形波、三角波に係るデジタルデータを記憶しておくことにより、ＤＤＳ方式信号発生器として正弦波以外の波形の信号Ｓを出力することができる。
【０００６】
なお、ここでは、加算レジスタ３には、一般的な同期回路設計によるものを使用することを想定しているため、同期をとるためのシステムクロックが入力されているが、図５に示した回路ブロック構成では、図を簡単化し、ＤＤＳ方式信号発生器の基本的なブロックを示したので、システムクロック供給の関連部分について省略している。
【０００７】
図５には、任意のアナログ波形信号Ｓを出力できるＤＤＳ方式信号発生器の回路ブロック構成を示したが、このＤＤＳ方式信号発生器を用いて、周波数シフトキーイング（ＦＳＫ）を内部変調で実現することができる。この具体例を、図６に示した。
【０００８】
図６では、図５に示したＤＤＳ方式の信号発生器を用いているので、該信号発生器と同じ部分には同じ符号を付した。図６の信号発生器が、図５の信号発生器と異なるところは、周波数シフトキーイングを内部変調で実現するために、周波数レジスタ１と累積加算器２との間に、破線で囲まれているように、ＦＳＫ周波数レジスタ７と周波数セレクタ８とが挿入されていることである。
【０００９】
そこで、周波数セレクタ８に入力される制御信号ＣＳ１によって、周波数レジスタ１とＦＳＫ周波数レジスタとの出力値を切替えることにより、信号発生器の出力信号として、周波数シフトキーイングされたアナログ波形信号Ｓ_ＦＳＫを出力することができる。
【００１０】
また、図６に示した信号発生器では、ＤＤＳ方式の信号発生器では、ＦＳＫ変調のみを実現する構成となっているが、実際の機器へのＤＤＳ方式信号発生器に変調機能を組み込むとき、一般には、ＦＳＫ変調、位相シフトキーイング（ＰＳＫ）変調、ＦＭ変調、ＰＭ変調の種々の内部変調を一つのＤＤＳ方式の信号発生器において実現することが行われている。この場合には、図７に示すように、図６に示された信号発生器において基本としているＤＤＳ発振器を第１のＤＤＳ発振器とすれば、さらにもう一つの第２のＤＤＳ発振器を設けて、各変調方式の内部変調を実現している。
【００１１】
ＦＳＫ周波数レジスタ７、変調周波数レジスタ１１、ＰＳＫ周波数レジスタ１５の各々は、ＣＰＵなどから値を設定されるレジスタであり、そして、変調加算レジスタ１３、メモリ出力レジスタ１９のいずれも、システムクロックが入力されて同期しているが、図５及び図６の信号発生器におけると同様に、図を簡単化して見やすくするために、システムクロック供給の関連部分を省略している。
【００１２】
ここで、図７に示されたＤＤＳ方式の信号発生器において、各変調方式による変調機能を実現する場合について説明する。
【００１３】
先ず、ＦＭ変調機能を実現する場合には、第２のＤＤＳ発振器において、変調周波数レジスタ１１に変調周波数を設定し、変調累積加算器１２と変調加算レジスタ１３で累積加算を行う。変調波形メモリ１４には、予め変調波形データが格納されている。変調加算レジスタ１３の出力値をアドレスとして、変調波波形メモリ１４からそのアドレスに対応する変調周波数に従って、変調波形データを出力する。変調波形データを周波数レジスタ１の値と周波数加算器９で加算し、累積加算器２に入力する。このとき、周波数セレクタ８は、制御信号ＣＳ１に応じて周波数加算器９の出力を選択し、累積加算器２にその出力を送出する。ＰＳＫセレクタ１８は、制御信号ＣＳ２に応じて加算レジスタ３の出力を選択する。周波数を決定する累積加算器２の加算値は、第２のＤＤＳ発振器の出力が周波数加算器９で周波数レジスタ１の値に加算されて変わっていくので、ＤＤＳ方式の信号発生器の出力信号Ｓは、ＦＭ変調信号Ｓ_ＦＭとなる。
【００１４】
また、ＰＭ変調機能を実現する場合には、第２のＤＤＳ発振器において変調周波数レジスタ１１に変調周波数を設定し、変調累積加算器１２で、変調周波数レジスタ１１の値と変調加算レジスタ１３の出力値との累積加算を行う。変調波形メモリ１４には、予め変調波形データが格納されているので、その変調波形メモリ１４から変調周波数に従って変調波形データを出力する。ＰＭセレクタ１６は、制御信号ＣＳ３に応じてこの変調波形データを選択し、ＰＭ加算器１７に出力する。そこで、変調波形データは、ＰＭ加算器１７で加算レジスタ３の値と加算される。ＰＳＫセレクタ１８は、制御信号ＳＣ２に応じてＰＭ加算器１７の出力を選択する。ここで、加算レジスタ３の値は、出力波形の位相に相当している。周波数を決定する累積加算器２の加算値は変わらずに、出力波形の位相に相当する加算レジスタ３の値と変調波形データとを加算していくため、ＤＤＳ方式の信号発生器の出力信号Ｓは、ＰＭ変調信号Ｓ_ＰＭとなる。
【００１５】
さらに、図７のＤＤＳ方式の信号発生器においてＦＳＫ変調機能を実現する場合には、図６に示した回路構成になるように、各々の加算器、各々のセレクトの動作状態を選択すればよい。周波数加算器９は、周波数レジスタ１の値を加算せずにそのまま周波数セレクタ８に出力し、周波数セレクタ８は、制御信号ＣＳ１によって切替えられ、周波数レジスタ１の値又はＦＳＫ周波数レジスタ７の値を累積加算器２に出力する。そして、加算レジスタ３の出力は、制御信号ＣＳ２で選択動作するＰＳＫセレクタ１８によって、波形メモリ４に出力される。この様にして、ＤＤＳ方式の信号発生器は、出力信号Ｓとして、周波数シフトキーイング信号Ｓ_ＦＳＫを出力することができる。
【００１６】
以上の様にして、第１及び第２のＤＤＳ発振器を有するＤＤＳ方式の信号発生器において、備えられた加算器への信号入力の仕方、そして、制御信号の供給による各セレクタの選択の仕方を工夫することによって、各種の変調機能を実現することができる。
【００１７】
【発明が解決しようとする課題】
以上に説明してきたＤＤＳ方式の信号発生器において、ＦＳＫ変調を内部変調で行わせたい場合には、信号発生器の機器内部に別の発振器を設け、該発振器の出力によって周波数の切替えを制御することになる。
【００１８】
そこで、周波数を切替える信号生成のために、ＤＤＳ発振器とは別の発振器を内部に用意した場合、別の発振器において、その切替周波数とデューティ比を自由に設定できる機能を持たせるには、一般的に、大がかりな回路を必要とするばかりでなく、また、それらの回路を制御することも必要となる。例えば、周波数を自由に設定できる回路を設け、さらに別途のカウンタを設けてデューティ比を制御しようとした場合、周期に対して時間を換算しカウンタに設定しなければならない。つまり、周波数を変えると、それに応じてカウンタの設定も変えなければならない。また、単安定マルチバイブレータでパルスを作成したとしても、同様に、周期に対して時間を換算し設定しなければならず、複雑な信号処理を行わなければならない。
【００１９】
一方、ＤＤＳ方式の信号発生器において、ＦＭ変調やＰＭ変調などの変調機能を搭載する場合には、上述の図７に示すように、通常、もう一つの第２のＤＤＳ発振器が備えられている。そのため、この発振器の回路構成を利用することも考えられる。それは、第２のＤＤＳ発振器における変調周波数レジスタ１１、変調累積加算器１２及び変調加算レジスタ１３を利用するものである。例えば、変調加算レジスタ１３の最上位ビットＭＳＢの出力は、方形波信号となっていることから、この出力を制御信号ＣＳとして使用することができる。これによると、制御信号ＣＳの周波数については、比較的簡単かつ自由に設定できる。しかし、その制御信号ＣＳのデューティ比は、固定のままとなってしまう。そのため、ＦＳＫ変調機能としては限定的な使用となり、任意のＦＳＫ変調を実現しずらいものになっている。
【００２０】
そこで、本発明の目的は、ＤＤＳ方式の信号発生器において、ＦＳＫ変調等を内部変調で行う場合、ＤＤＳ発振器の構成を利用して比較的簡単に切替周波数及びデューティ比の変更を可能にした変調信号発生装置を提供することにある。
【００２１】
【課題を解決するための手段】
以上の課題を解決するために、本発明では、第１信号又は第２信号に基づいて変調信号を生成する第１ダイレクトデジタルシンセサイザを有する変調信号発生装置において、第１信号と第２信号とを、所定周期において所定レートで切替える切替え手段と、前記周期で変化するランプ波状の信号を発生する第２ダイレクトデジタルシンセサイザと、該ランプ波状の信号と任意の設定値とを比較して、前記レートに対応するデューティ比を有する制御信号を生成する制御信号生成手段とを備え、前記制御信号によって、第１信号と第２信号とを切替えて前記変調信号を発生するようにした。
【００２２】
そして、第１信号と第２信号の周波数が互いに異なるようにし、あるいは、第１信号と第２信号の位相が互いに異なるようにし、さらに、第１信号及び第２信号が、レジスタに夫々設定された値に応じて生成されるものとした。
【００２３】
また、第２ダイレクトデジタルシンセサイザには、変調周波数レジスタの所定値に基づいて累積加算した値を出力する変調加算レジスタを含め、前記ランプ波状の信号は、前記変調加算レジスタの出力とした。
【００２４】
そして、前記制御信号は、前記変調加算レジスタから出力される前記ランプ波状の信号と、デューティ設定レジスタから出力される前記任意の設定値とがデジタルコンパレータによって比較されることにより生成されるようにした。
【００２５】
このような構成によれば、ＤＤＳ方式を応用した変調信号発生装置において、内部変調でＦＳＫ変調等を行う場合、変調周波数を自由に設定でき、そして、第２ダイレクトデジタルシンセサイザにおける変調累積加算の出力は、所定周波数の周期で単調増加を繰り返し、その出力信号は、該周期を持ったランプ波状になるため、デジタルコンパレータを使用して、該ランプ波状の信号に対する比較値を変えることにより、切替えのための制御信号のデューティ比を任意に変更することができる。
【００２６】
【発明の実施の形態】
次に、本発明のＤＤＳ方式による変調信号発生装置に係る実施形態について、図を参照して説明する。
【００２７】
図１は、本発明のＤＤＳ方式の変調信号発生装置に係る回路ブロック構成の一具体例を示しており、ＦＳＫ変調機能のみの場合に注目した回路構成例である。ここで採用した変調信号発生装置の回路構成は、図７に示されるＤＤＳ方式の信号発生器のように、第１及び第２のＤＤＳ発振器を備えた回路ブロック構成を基本とし、図１において、図７と同様の部分には、同一の符号を付してある。なお、図１においては、ＦＳＫ変調機能の実現に注目しているので、図７の信号発生器における周波数加算器９を省略してある。
【００２８】
１は周波数レジスタ、２は累積加算器、３は加算レジスタであり、これらによって第１のＤＤＳ発振器を構成している。そこで、ＦＳＫ変調機能を実現する場合には、従来技術で説明したように、周波数を切替えなければならない。そのため、周波数レジスタ１と累積加算器２との間に、周波数セレクタ８が接続され、周波数セレクタ８は、ＦＳＫ周波数レジスタ１２と、周波数レジスタ１との出力を切替えて累積加算器２にその出力を送出できる。
【００２９】
また、ＦＳＫ変調を実現するため、周波数セレクタ８を制御信号ＣＳ１で制御し、ＦＳＫ周波数レジスタ１２と、周波数レジスタ１との出力値を、任意に設定される所定キーレートで切替えて送出するが、本実施形態では、変調波用に、特別の発振器を設けることなく、第１のＤＤＳ発振器の他にもう一つ備えられている第２のＤＤＳ発振器を利用することを特徴としている。従来においては、制御信号ＣＳ１として、変調加算レジスタ１３の最上位ビットＭＳＢを用いていたが、本実施形態のＦＳＫ変調機能では、変調加算レジスタ１３の出力信号が、変調周波数レジスタ１１の周波数を有するランプ波状になっていることに着目して、このランプ波形信号を制御信号の生成に利用している。このランプ波状の信号から任意の所定キーレートに対応するデューティ比を有する制御信号ＣＳ１を生成することとした。
【００３０】
ここで、任意のデューティ比による制御信号ＣＳ１の生成について、図２の信号波形図を参照して説明する。変調加算レジスタ１３の出力信号の波形を、図２に太線で示した。この出力信号の波形は、単調増加が所定の切替周波数で繰り返されるランプ波状となっている。そこで、このランプ波状の信号と所定の設定値とを比較することにより、ＦＳＫ変調に必要な所定キーレートのデューティ比が簡単に得られることが分かる。図２では、レベルの異なる設定値ＴＨ１乃至ＴＨ３と、変調加算レジスタ１３の出力ランプ波状の信号とを比較して、幅の異なるハイレベル区間Ｔ１乃至Ｔ３を有する制御信号ＣＳ１乃至ＣＳ３が生成されている様子を示している。
【００３１】
そこで、図１のＤＤＳ方式の信号発生器においては、周波数セレクタ８に供給される制御信号ＣＳ１を生成するために、第２のＤＤＳ発振器における変調加算レジスタ１３の出力側にデジタルコンパレータ２２を接続している。デジタルコンパレータ２２の一方の入力に変調加算レジスタ１３の出力ランプ波形信号を入力し、デジタルコンパレータ２２の他方の入力には、デューティ設定レジスタ２１に設定されている設定値を入力する。この様にすると、その設定値のレベルに応じたデューティ比を有する制御信号ＣＳが生成され、周波数セレクタ８がそのデューティ比に応じて切替え動作し、周波数レジスタ１の出力値又はＦＳＫ周波数レジスタ７の出力値を選択的に累積加算器２に供給する。
【００３２】
デジタルコンパレータ２２の出力を周波数セレクタ８の制御信号ＣＳ１として供給することにより、累積加算器２への入力は、周波数レジスタ１又はＦＳＫレジスタ７のどちらか選択された方の値となる。また、ＦＳＫ変調の切替周波数を、変調周波数レジスタ１１により自由に設定できるだけでなく、新たに設けたデジタルコンパレータ２２及びデューティ比設定レジスタ２１を使用すれば、デューティ比設定レジスタ２１に設定した値に応じて、キーレートに対応するデューティ比も自由に設定することが可能となる。
【００３３】
なお、デューティ設定レジスタ２１には、複数のレベルを有する設定値が設定されていると、図２に示されるように、デジタルコンパレータ２２は、異なるデューティ比を有する信号を出力できるので、この設定値を変更することにより、制御信号ＣＳについて、任意にデューティ比を調整した制御信号ＣＳを供給することができる。また、周波数レジスタ１と、ＦＳＫ周波数レジスタ７と、変調周波数レジスタ１１と、さらに、デューティ比設定レジスタ２１とは、ＣＰＵなどから書換え可能なレジスタで構成されている。
【００３４】
そして、図１に示したＤＤＳ方式の信号発生器においても、図５乃至図７の信号発生器と同様に、一般的な同期回路設計を想定しているため、加算レジスタ３、変調加算レジスタ１３には、システムクロックが入力されているが、図を簡単化し、見やすくするために、システムクロック供給の関連部分を省略している。
【００３５】
この様に、本実施形態のＤＤＳ方式の信号発生器においては、各種変調機能を実現するために元々備えられている第２のＤＤＳ発振器の一部を構成する変調加算レジスタの出力特性を利用しており、任意のデューティ比を有する制御信号の生成のために、特別な、そして複雑な回路を備える必要がなく、デジタルコンパレータとデューティ設定レジスタの組合せといった簡単な回路構成を付加するだけで、任意のＦＳＫ変調を実現することができる。
【００３６】
以上に説明した実施形態では、図１に示されるように、ＦＳＫ変調機能を有するＤＤＳ方式の変調信号発生装置においてＦＳＫ変調機能を実現する場合を中心にした適用例を示した。次に、図１の実施形態で示された制御信号ＣＳの生成原理を利用すれば、ＤＤＳ方式の変調信号発生装置において、位相シフトキーイング（ＰＳＫ）変調機能の実現も可能になる。そこで、その同じ原理を利用して、位相シフトキーイング（ＰＳＫ）変調機能を実現する場合の適用例について説明する。
【００３７】
図３に、ＤＤＳ方式の変調信号発生装置においてＰＳＫ変調機能のみに注目した回路ブロック構成の具体例を示した。ここで採用した変調信号発生装置の回路構成は、図７に示されるＤＤＳ方式の信号発生器のように、第１及び第２のＤＤＳ発振器を備えた回路構成を基本とし、図３においても図１と同様に、図７と同様の部分には、同一の符号を付してある。なお、図３における回路ブロック構成では、ＰＳＫ変調機能の実現に注目しているので、図７の信号発生器における周波数セレクタ８、周波数加算器９、ＰＭセレクタ１６を省略して示した。
【００３８】
そして、図３に示したＤＤＳ方式の信号発生器においても、図５乃至図７の信号発生器と同様に、一般的な同期回路設計を想定しているため、加算レジスタ３、変調加算レジスタ１３、メモリ出力レジスタ１９には、システムクロックが入力されているが、図を簡単化し、見やすくするために、システムクロック供給の関連部分を省略している。
【００３９】
図３に示したＤＤＳ方式の信号発生器では、ＰＳＫレジスタ１５とＰＭ加算器１７とＰＳＫセレクタ１８が設けられている。ＰＳＫセレクタ１８の制御信号ＣＳ２として、デジタルコンバレータ２２の出力を使用している。
【００４０】
ＰＭ加算器１７の一方の入力には、累積加算レジスタ３の出力が接続される。そして、その他方の入力には、ＰＳＫレジスタ１５が接続される。ＰＭ加算器１７の出力は、ＰＳＫセレクタ１８の一方の入力に供給され、そのもう一方の入力には、累積加算レジスタ３の出力が供給される。
【００４１】
このように回路ブロック構成において、デジタルコンパレータ２２の出力をＰＳＫセレクタ１８の制御信号ＣＳ２とすることにより、ＰＳＫセレクタ１８の出力は、累積加算レジスタ３とＰＭ加算器１７のどちらか選択された方の値となり、この選択された値が、波形メモリ４の読み出しアドレスとなる。そして、デューティ設定レジスタ１５の設定値に応じて任意のデューティ比を有する制御信号ＣＳ２によって、その選択が行われ、ＤＤＳ方式の信号発生器の出力信号Ｓとして、位相シフトキーイング変調されたアナログ変調信号Ｓ_ＰＳＫが出力される。
【００４２】
これまで、本実施形態による制御信号ＣＳの生成原理について、ＦＳＫ変調機能又はＰＳＫ変調機能に対して単独に適用した具体例を挙げて、変調機能の実現を説明してきたが、実際には、図７に示されるように、第１及び第２のＤＤＳ発振器を用い、各種変調機能を搭載したＤＤＳ方式の信号発生器が使用されている。そこで、実際のＤＤＳ方式の信号発生器に、本実施形態によって生成される制御信号を適用した回路ブロック構成例について、図４に示した。
【００４３】
図４に示したのＤＤＳ方式の信号発生器の回路構成が、図７におけるＤＤＳ方式の信号発生器のそれと異なる点は、図７に示した回路構成では、制御信号として、第２のＤＤＳ発振器における変調加算レジスタ１３の最上位ビットＭＳＢの値を利用していたのに対し、図４に示した回路構成では、変調加算レジスタの出力にデューティ設定レジスタ２１とデジタルコンパレータ２２を接続して、制御信号を生成するようにしたことである。これらの回路接続によって、デューティ設定レジスタ２１の設定値を任意に設定することができるようになり、変調周波数の周期で変化し、その設定値に応じて任意のデューティ比を有する制御信号ＣＳを生成することができる。
【００４４】
生成された制御信号ＣＳは、ＤＤＳ方式の信号発生器の出力として必要な変調機能に対応して、各セレクタに供給されるようになっている。例えば、ＦＳＫ変調機能を実現しようとするものであれば、図１に示した回路構成になるように、あるいは、ＰＳＫ変調機能を実現しようとするものであれば、図３に示した回路構成となるように、各加算器の動作状態と、各セレクタの動作状態とを適宜組み合わせて回路を構成する。この様にして、ＦＭ変調、ＰＭ変調、ＦＳＫ変調、ＰＳＫ変調の各種変調機能を実現でき、ＤＤＳ方式の信号発生器は、変調されたアナログ変調信号Ｓ_ＦＭ、Ｓ_ＰＭ、Ｓ_ＦＳＫ、Ｓ_ＰＳＫを各々出力することができる。
【００４５】
【発明の効果】
以上の様に、本発明では、ＤＤＳ方式の信号発生器に備えられた第２のＤＤＳ発振器から出力されるランプ波状の信号を利用して制御信号を生成できるようにしたので、生成される制御信号は、第２のＤＤＳ発振器によって自由に設定された切替周波数を含んでいるだけでなく、任意のキーレートに対応するデューティ比を有する制御信号を生成できる。
【００４６】
そして、ランプ波状の信号と比較する設定値を複数用意しておけば、制御信号のデューティ比について、固定値又は任意の所定値を選択的に変化させることができ、所望する変調度の変調機能を実現することができる。
【００４７】
また、制御信号の生成には、第２のＤＤＳ発振器のランプ波状の信号を用いたので、制御信号のデューティ比を任意に設定できる特別な発振器を備える必要がなく、デジタルコンパレータとデューティ設定レジスタを接続するだけであるので、簡単な回路構成によって、所望する変調度の変調機能を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明を周波数シフトキーイング変調に適用したＤＤＳ方式の信号発生器の回路ブロック構成を示す図である。
【図２】本発明で生成される制御信号の生成原理を説明する図である。
【図３】本発明を位相シフトキーイング変調に適用したＤＤＳ方式の信号発生器の回路ブロック構成を示す図である。
【図４】本発明によるＤＤＳ方式の信号発生器において、各種変調を組み合わせて内部変調を実現した回路ブロック構成を示す図である。
【図５】従来のＤＤＳ方式の信号発生器に係る回路ブロック構成を示す図である。
【図６】周波数シフトキーイング変調を適用した従来のＤＤＳ方式の信号発生器の回路ブロック構成を示す図である。
【図７】従来のＤＤＳ方式の信号発生器において、各種変調を組み合わせて内部変調を実現した回路ブロック構成を示す図である。
【符号の説明】
１…周波数レジスタ
２…累積加算器
３…累積加算レジスタ
４…波形メモリ
５…Ｄ／Ａ変換器
６…ローパスフィルタ
７…ＦＳＫ周波数レジスタ
８…周波数セレクタ
９…周波数加算器
１１…変調周波数レジスタ
１２…変調累積加算器
１３…変調加算レジスタ
１４…変調波形メモリ
１５…ＰＳＫ周波数レジスタ
１６…ＰＭセレクタ
１７…ＰＭ加算器
１８…ＰＳＫセレクタ
１９…メモリ出力レジスタ
２１…デューティ設定レジスタ
２２…デジタルコンパレータ

Claims

第１信号又は第２信号に基づいて変調信号を生成する第１ダイレクトデジタルシンセサイザと、
第１信号と第２信号とを、所定周期において所定レートで切替える切替え手段と、
前記周期で変化するランプ波状の信号を発生する第２ダイレクトデジタルシンセサイザと、
前記ランプ波状の信号と任意の設定値とを比較して、前記レートに対応するデューティ比を有する制御信号を生成する制御信号生成手段とを有しており、
前記制御信号によって、第１信号と第２信号とを切替えて前記変調信号を発生することを特徴とする変調信号発生装置。
第１信号と第２信号の周波数が互いに異なることを特徴とする請求項１に記載の変調信号発生装置。
第１信号と第２信号の位相が互いに異なることを特徴とする請求項１に記載の変調信号発生装置。
第１信号及び第２信号は、レジスタに夫々設定された値に応じて生成されることを特徴とする請求項２又は３に記載の変調信号発生装置。
第２ダイレクトデジタルシンセサイザは、変調周波数レジスタの所定値に基づいて累積加算した値を出力する変調加算レジスタを含み、前記ランプ波状の信号は、前記変調加算レジスタの出力であることを特徴とする請求項１乃至４のいずれか一項に記載の変調信号発生装置。
前記制御信号は、前記変調周波数レジスタから出力される前記ランプ波状の信号と、デューティ設定レジスタから出力される前記任意の設定値とがデジタルコンパレータによって比較されることにより生成されることを特徴とする請求項５に記載の変調信号発生装置。