JP4528301B2 - 直接デジタルシンセサイザの周波数分解能を向上させるための方法および装置 - Google Patents

Description

本発明は、周波数分解能を有する高純度基準信号の生成に関し、特に、直接デジタルシンセサイザ（ＤＤＳ）を用い、信号周波数としてＤＤＳ出力に現れた２つまたはそれ以上の接近した間隔の周波数を生成すべく、特定の時間分の特定の値間における周波数チューニングワード（ＦＴＷ）を切り替えることにより、高周波数分解能を有する高純度基準信号を生成することに関する。

半導体デバイス、特にアナログまたは混合信号デバイスは、多くの場合、高純度基準信号をデバイスに供給すべく、外部の結晶または他の高純度ソースを必要とする。 この基準信号は、ＲＦ波形の検出、および／または、デバイスの他のセクションへのクロックの提供に用いることができる高周波数にまで内部で逓倍されることもあり得る。

このような半導体デバイスが試験システムで試験されるとき、試験システムのロードボード上で結晶または高純度ソースを複製して基準信号を被試験デバイス（ＤＵＴ）に提供するのはまず不可能である。結晶または他の高純度ソースと、試験システムにより制御可能な高純度基準ジェネレータとを置き換えることは、一般的に好ましく、そうすることにより、試験システムは、結晶基準と同期する必要がなくなる。

図１は、先に述べた制御可能な基準信号を提供するよう用いられることができるオープンアーキテクチャ試験システム１００の典型的なハイレベル・ブロック図（透視図）である。
図１において、モジュール１０２は、基準ジェネレータ、デジタルピンカード、アナログカード、デバイス電源（ＤＰＳ）などのような機能単位、または、波形発生器のような機器であってよい。モジュール１０２への物理的接続は、スイッチマトリックス・ネットワーク１０６を含むモジュール接続イネーブラ１０４を介し得るようにしてよい。スイッチマトリックス・ネットワーク１０６は、ロジック、トレース、および、ピンを含んでよい。

システムコントローラ１０８は、一般的に、ユーザのためのインタラクションポイントである。システムコントローラ１０８は、サイトコントローラ１１０へのゲートウェイと、マルチサイト／マルチＤＵＴ環境におけるサイトコントローラ１１０の同期とを提供する。システムコントローラ１０８およびマルチサイトコントローラ１１０は、マスタ／スレーブ構成で動作する。システムコントローラ１０８は、システム動作の全体を制御し、かつ、特定のサイトコントローラ１１０が実行すべき機能を決定する。各サイトコントローラ１１０は、それ自体でＤＵＴ１１２を試験できる。サイトコントローラ１１０は、試験サイト１１４内で様々なモジュール１０２の動作を制御しかつモニタする。試験サイト１１４は、単一のＤＵＴ１１２の試験を行うモジュール１０２の集まりである。サイトコントローラ１１０は、１つまたは多数の試験サイト１１４を制御することができる。

先に述べたように、高純度基準信号は、サイトコントローラ１１０において、基準ジェネレータモジュール（モジュール１０２の１つ）から供給されてよい。基準ジェネレータモジュールは、例えば１ＭＨｚから４０ＭＨｚの範囲にわたる安定かつ純粋な周波数を生成できる。ＤＵＴのいくつかは、０．１Ｈｚかそれより細い分解能の高純度基準信号を必要とする可能性もあるので、基準ジェネレータモジュールは、非常に細い周波数分解能を有する高純度基準信号をさらに提供しなくてはならない。

ＤＤＳは、所望の基準信号を提供するよう用いられてきた。一般的に、ＤＤＳは、デジタル入力されたＦＴＷ（周波数チューニングワード）および正確なクロックにより決定された周波数でデジタル生成された正弦波または余弦波を出力する。図２は、典型的な従来のＤＤＳ２００を示すブロック図である。従来のＤＤＳでは、ＮビットのＦＴＷ２０２は、所望の時に位相アキュムレータ２１０内の加算器２０８に提供される。ＦＴＷ２０２は、基準ジェネレータを新しい周波数にチューニングするとき、あるいは、周波数シフトキーイング（ＦＳＫ）変調などで周波数を変える以外は変化しない。ＦＴＷ２０２は、波形が生成されるクロック２０４の各周期において進められる増分量（位相増分）または位相度を表わす。（周波数は、単位時間ごとの位相の変化であるため、ＦＴＷとは、まさに、所望の出力周波数を生成するために各クロックサイクルにおいて必要な位相増分である。）位相の総蓄積度は、加算器２０８で合計され、各クロック２０４においてレジスタ２０６に格納され、かつ、メモリまたは他のデバイス２１２によって特定の振幅値に変換されることにより、所望の波形が形成される。例えば、正弦波は、メモリ２１２内のルックアップテーブルをアドレス指定するため、特定の位相増分度を（加算器２０８内で）クロック２０４の各周期でレジスタ２０６に格納された総蓄積位相度に加え、かつ、総蓄積位相度を用い、各クロックにおける総蓄積位相度を振幅値に変換することにより再生されてよい。

ＤＤＳの設計の中には、振幅値の４分の１だけがメモリに格納され、総蓄積位相の４分の１部を決定するために他の技法が用いられるものもある。４分の１部が識別されることにより、テーブルへのアドレス、テーブルの出力の極性、または、その両方が修正され、より適切な振幅を生成することができる。しかしながら、周期の半分、または、周期全体の振幅値が格納されていることもあり得る。また、２つまたはそれ以上のトーンを生成するマルチトーン波形など、正弦波以外の波形が所望される場合、異なる振幅値がテーブルに格納される。他には、位相変換器への２つの位相、１つは正弦波用、１つは余弦波用（正弦および余弦は互いに９０度位相シフトされる）を有することが一般的なやり方である。その場合、１つの位相アキュムレータは、振幅変換器に位相をアドレスし、正弦波用および余弦波用の２つの出力が設けられる。

所望の波形のある完全な周期が生成されている場合、３６０度の位相が追加され、レジスタ２０６に格納された総蓄積位相度が２＾Ｎ−１を超え、位相アキュムレータがオーバーフローし、総蓄積位相（レジスタ２０６の値）は、再びゼロあるいはゼロに近くなる。注意すべき点は、レジスタ２０６の総蓄積位相がオーバーフローの後消去されないことである。それどころか、レジスタ２０６内に残されたものから蓄積され続けていく。それによって生成された波形の位相は連続するので、生成された波形には、飛びや途切れがない。

注意すべき点は、レジスタ２０６におけるすべてのビットがメモリのアドレス指定に使用できるわけではないことである。レジスタ２０６の重要なＭビットだけがメモリ２１２に格納されたルックアップテーブルに送られることにより、各位相値が振幅値に変換される。変換テーブルが正弦波または余弦波の単一サイクルである場合、位相アキュムレータ２１０がオーバーフローするたびに、正弦波または余弦波のほぼ１つのサイクルがデジタルアナログ（Ｄ／Ａ）コンバータ２１４に送られている。
この場合、Ｆ_Ｏ＝［ＦＴＷ／（２＾Ｎ）］×Ｆｃｌｋ，となる。
Ｆｃｌｋは、クロック２０４のクロック周波数であり、Ｆ_Ｏは、ＤＤＳ出力周波数２１６である。この式が有効であるのは２＾Ｎにより分割されたＦＴＷは、オーバーフローが生じる前に加算されるべきＦＴＷの数の逆数を提供するからであり、この比率は、各クロック周期で消費される周期の小数部である。この比率がクロック周波数Ｆｃｌｋで乗じられると、Ｆ_Ｏが得られる。

従来のＤＤＳの周波数分解能は、クロック２０４の周波数、位相アキュムレータ２１０内の加算器２０８あたりにフィードバックされたビット数Ｎ、ＦＴＷにおけるビット数Ｎ、および、メモリ２１２に格納された位相−振幅ルックアップテーブルにロードされたパターンに依存する。（通常、フィードバックされたビット数とＦＴＷにおけるビット数とは同じである。）一実施例では、ＦＴＷがロジック１であって、これがクロックサイクルのたびに蓄積される場合、低周波正弦波が結果として生じる。その後、ＦＴＷがロジック２に変更されると、次の最低周波数が生成され、２つの周波数における差がＤＤＳの周波数分解能となる。周波数分解能、または、ＤＤＳ出力周波数における最小の可能な増分は、以下の式により得られる。

図２のＤＤＳ２００は、デジタル任意波形発生器に類似している。なぜなら、ＤＤＳ２００も、Ｄ／Ａ２１４を供給するメモリ２１２と、メモリ２１２をアドレス指定するためのデバイス（位相アキュムレータ２１０）とを有しているからである。図２のＤＤＳもデジタルＡＷＧと同様に、基本周波数と、基本周波数をプラスまたはマイナスするクロック周波数の倍数で生じるエイリアスとを生じる。一般的に、エイリアシングは、２＾（Ｎ−１）より大きいＦＴＷ値に対し生じる。エイリアスの振幅は、基礎周波数より減少する。従来のＤＤＳにおいては、バンドパスまたはローパスフィルタは、他のすべての周波数を除去する一方で、所望の周波数を保存するべく用いられる。

４８ビットＦＴＷを備える、少なくとも１つの以前から市販されているＤＤＳがある。４８ビットＦＴＷは、ＤＤＳに高度な分解能を提供する。しかしながら、旧来のＤＤＳは、ビット数の少ない新たに市販されているＤＤＳに比べ、一般的に高価で、消費電力が大きく、高温になり、かつ、場所をとる。アナログデバイスＡＤ９９５４は、旧来のＤＤＳ比べ、低周波数分解能を有するが、比較的安価で、消費電力も少なく、高温にならず、高速で稼動し、かつ、場所をとらない次世代３２ビットＤＤＳの例である。

したがって、より低い固有の周波数分解能度を有するＤＤＳから、ＦＴＷ内のビット数、および、クロック周波数により決定されるような高周波数分解能の基準信号を生成しなければならないということになる。

本発明は、ＤＤＳを用い、信号周波数としてＤＤＳ出力に現れた２つまたはそれ以上の接近した間隔の周波数を生成すべく、特定の時間分の特定の値間における周波数チューニングワード（ＦＴＷ）を切り替えることにより、高周波数分解能を有する高純度基準信号を生成することを目的とする。

パターンの繰り返しにおける２つまたはそれ以上の近接した周波数間を切り替えることにより、ＤＤＳから得られるはずの高周波数分解能を結果として生じる。交互の周波数の時間加重平均である単一の高純度周波数を生成するＤＤＳ出力のため、時間Ｔ１でＦ１が表われ、また、時間Ｔ２でＦ２が表われ、繰り返しパターンの合計期間がＴ＝Ｔ１＋Ｔ２であるようにＦ１とＦ２との間でＤＤＳ切り替えられる場合、以下の条件が満たされなければならない。
｜Ｆ１−Ｆ２｜ ＜＜ π／Ｔ
この条件は満たされない場合、交互の周波数のそれぞれに別々にピークが現れる。加えて、側波帯の高さは、周波数の間隔に比例するので、周波数の間隔が狭くなるにつれ、好ましくない側波帯の振幅は減少する。

平均周波数は、期間ごとに分割された１つの期間内で生じる総サイクル数である。特に、Ｔ１におけるＦ１のサイクル数は、Ｔ１・Ｆ１である。Ｔ２におけるＦ２のサイクル数は、Ｔ２・Ｆ２である。Ｔ１・Ｆ１＋Ｔ２・Ｆ２サイクルを生成するのにかかる総時間量は、Ｔ１＋Ｔ２である。したがって、平均周波数は、
Ｆａｖｇ＝（Ｔ１・Ｆ１＋Ｔ２・Ｆ２）／（Ｔ１＋Ｔ２）である。
Ｔ１およびＴ２の適切な選択により、Ｆａｖｇは、これら２つの周波数のいずれにも設定でき、ＤＤＳ周波数分解能は、任意の量だけ向上する。

ＦＴＷの周期スイッチングは、ＦＴＷメモリを基本のＤＤＳに追加し、かつ、メモリを所望の比率のＦＴＷ１およびＦＴＷ２で満たすことにより実行してもよい。その後、メモリは、アドレスジェネレータにより環状に連続的に（ａｄｒ０，ａｄｒ１，…，ａｄｒＮ，ａｄｒ０，ａｄｒ１，…）アドレス指定され、ＤＤＳ周波数が生成される。他の実施例では、２つの別々のレジスタ、これら２つのレジスタの間を切り替えるマルチプレクサ、および、レジスタが切り替えられるべき時を決定するタイマなどを用いてもよい。さらに他の実施例では、ＦＴＷが切り替えられることにより、ＤＤＳは、３つまたは４つ、あるいは、それ以上の周波数の間を変えることができる。合成出力周波数Ｆ_Ｏは、（それぞれの持続時間を考慮に入れた）周波数の平均である。さらに他の実施例では、Ｆ１およびＦ２の持続時間は、所定の時間Ｔ内で分割されることもある。期間Ｔ内の持続時間Ｔ１では、ＤＤＳはまだＦ１を生成しているが、Ｔ１は、Ｔ１＝Ｔ１Ａ＋Ｔ１Ｂ＋Ｔ１ＣであるＴ１Ａ、Ｔ１Ｂ、および、Ｔ１Ｃに分割される。また、ＤＤＳは、期間Ｔ内の持続時間Ｔ２ではまだＦ２を生成しているが、Ｔ２は、Ｔ２＝Ｔ２Ａ＋Ｔ２Ｂ＋Ｔ２ＣであるＴ２Ａ、Ｔ２ＢおよびＴ２Ｃに分割される。合成出力周波数Ｆ_Ｏは、（それぞれの持続時間を考慮した）周波数の平均である。多数の持続時間を利用した場合、期間Ｔは、効率的に減少し、それ故、側波帯は、ピークから遠くにより低い振幅で現れる。これは、エネルギーがさらにスペクトル外に広がるためである。

オープンアーキテクチャ試験システムの典型的なハイレベル・ブロック図（透視図）である。

典型的な従来のＤＤＳを示すブロック図である。

Ｆ１とＦ２との間を切り替えるＤＤＳを示す典型的な波形図である。Ｆ１は、時間Ｔ１を表し、Ｆ２は、時間Ｔ２を表し、出力の合計期間は、Ｔ＝Ｔ１＋Ｔ２である。

Ｆ１とＦ２との間を切り替えるＤＤＳを別な方法で示す典型的なタイミング図である。Ｆ１は、時間Ｔ１を表し、Ｆ２は、時間Ｔ２を表す。出力の合計期間は、Ｔ＝Ｔ１＋Ｔ２である。

本発明の実施例に従う、ＤＤＳが２つの近接した周波数間で切り替えられるときに形成される単一のピークと側波帯とを示す典型的なフーリエスペクトルである。説明の目的でＦ１とＦ２との間に比較的大きな周波数間隔が設けられている。

本発明の実施例に従う典型的なＤＤＳを示すブロック図である。

本発明の実施例に従う、期間Ｔ内の多数の時間をＦ１およびＦ２間で切り替えるＤＤＳの典型的なタイミング図である。Ｆ１は、時間Ｔ１を表し、Ｆ２は、時間Ｔ２を表す。出力の合計期間は、Ｔ＝Ｔ１＋Ｔ２である。

本発明の実施例に従う、ＤＤＳが２つの近接する周波数間で切り替えられるときに形成される、ノイズフロアに下がった単一のピークと側波帯とを表す典型的なフーリエスペクトルを示す。

ＦＳＫの適用における側波帯で囲まれたＦ１およびＦ２における２つの別々のピークを示す典型的な周波数プロットを示す。

ＦＳＫの適用における側波帯で囲まれたＦ１およびＦ２における２つの別々のピークを示す他の典型的な周波数プロットを示す。

２つの別々の周波数源Ｆ１とＦ２との間を位相が連続しないように切り替えるときに発生する波形の例を示す。この信号のフーリエスペクトルは、本発明のものとは完全に異なる。

以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

また、ここでは、試験システムにおける内容を例に挙げて本発明を説明するが、高周波数分解を有する基準信号を生成するためにＤＤＳを使用するという趣旨であれば、無線送受信機、ベンチ型試験機器、他の研究用機器などにおいても本発明は実施可能である。試験システムの基準信号は一例に過ぎず、本発明の範囲を限定するような解釈をすべきではない。

本発明の実施例は、ＤＤＳを用い、信号周波数としてＤＤＳ出力に現れた２つまたはそれ以上の接近した間隔の周波数を生成すべく、特定の時間分の特定の値間における周波数チューニングワード（ＦＴＷ）を切り替えることにより、高周波数分解能を有する高純度基準信号を生成することを目的とする。パターンの繰り返しにおける２つまたはそれ以上の近接した周波数間を切り替えることにより、ＤＤＳから得られるはずの高周波数分解能を結果として生じる。近接した周波数の周波数間隔、繰り返しパターンにおける１つの期間内の各周波数の時間分、および、繰り返しパターンの期間は、高周波数解像度をもつ高純度基準信号の生成にすべて関連する。

図３は、本発明の実施例に従い２つの異なる近接した周波数間において位相が連続するようにＤＤＳ出力を切替える例を示す。特に、図３は、Ｆ１とＦ２との間のＤＤＳスイッチングを示す典型的な波形図である。Ｆ１は、時間Ｔ１を示し、Ｆ２は、時間Ｔ２を示す。繰り返しパターンの合計期間は、Ｔ＝Ｔ１＋Ｔ２である。時間領域内のこの波形を分析するためには、特定の時間間隔にわたり生じるゼロ交差の数が平均周波数を決定することに留意する。特に、平均周波数は、期間ごとに分割された１つの期間内で生じる総サイクル数である。この期間中、周波数は、２つまたはそれ以上の値の間を切り替えるか、または、周波数内で徐々にシフトしていることもあるが、それでもなお、平均周波数は、合計時間で分割されたサイクル数のままである。特に、Ｔ１におけるＦ１のサイクル数は、Ｔ１・Ｆ１である。Ｔ２におけるＦ２のサイクル数は、Ｔ２・Ｆ２である。Ｔ１・Ｆ１＋Ｔ２・Ｆ２サイクルを生成するのにかかる合計時間は、Ｔ１＋Ｔ２である。したがって、平均周波数は、
Ｆａｖｇ＝（Ｔ１・Ｆ１＋Ｔ２・Ｆ２）／（Ｔ１＋Ｔ２）となる。
Ｔ１＝Ｔ２という特殊なケースでは、Ｆａｖｇ＝（Ｆ１＋Ｆ２）／２となる。平均出力周波数の方程式Ｆａｖｇは、Ｆ１およびＦ２のいずれ値にも有効である。Ｆ１およびＦ２は、ＤＤＳの周波数分解能とＬＳＢ１つ分異なるＦＴＷに対応する周波数として選ばれることができる。Ｔ１およびＴ２を適切に選択することにより、Ｆａｖｇは、それら２つのいずれの周波数としても設定されることができ、ＤＤＳ周波数分解能は、任意の分量だけ向上することができる。

注目すべき点は、本発明の実施例において実行されるようなＤＤＳは、位相連続、つまり、周波数が変化しても位相は変化せず、波形に不連続な部分がないことである。図２におけるレジスタ２０６は、周波数が変化するとリセットされるか、または、レジスタ２０６がオーバーフローすると、波形に不連続点が生じ、フーリエスペクトルに他のピークが現れる。

図１１ａ−１１ｃは、２つの個別の周波数源Ｆ１とＦ２とを位相が連続しないように切り替えるときに生じる波形およびフーリエスペクトルの例を示す。図１１ａでは、２つの別々の周波数源Ｆ１およびＦ２が常に流れており、スイッチＳ１およびＳ２は、それらの間を周期的に切り替えるよう制御される。図１１ｂは、期間ＴでＦ１とＦ２との間を切り替えるＳ１およびＳ２のスイッチ波形Ｓ１（ｔ）およびＳ２（ｔ）を示す。図１１ａを再び参照すると、スイッチの出力が合算されてＯｕｔとなる。図１１ｃは、出力Ｏｕｔ（ｔ）の結果を示す。
Ｏｕｔ（ｔ）＝Ａ・ｓｉｎ（２π・Ｆ１・ｔ）・Ｓ１（ｔ）＋Ａ・ｓｉｎ（２π・Ｆ２・ｔ）・Ｓ２（ｔ）
＝Ａ・ｓｉｎ（２π・Ｆ１・ｔ）・Ｓ１（ｔ）＋Ａ・ｓｉｎ（２π・Ｆ２・ｔ）・（１−Ｓ１（ｔ））
Ａは、信号の振幅に比例する任意の定数である。Ｓ１（ｔ）のフーリエ分析により、以下の式が導かれる。

ｃ_ｋ’およびｄ_ｋ’は、Ｓ１（ｔ）のフーリエ級数展開の係数から導かれる定数である。

これらの方程式から明らかなように、周波数Ｆ１とＦ２とがいかに接近していようとも、Ｆ１およびＦ２における出力スペクトルにおいては、常に２つの識別可能な主周波数がある。そして、２組の側波帯がある。１つは、Ｆ１から＋／−（１／Ｔ）の倍数離れたところにあり、もう１つは、Ｆ２から＋／−（１／Ｔ）の倍数離れたところにある。Ｆ１およびＦ２の相対振幅は、Ｔ１／Ｔの比率に影響される。

このことは、をＦａｖｇの主スペクトル線のみを有する出力を生成する際の、ＤＤＳの位相蓄積の重要性を示す。２つの周波数間の切替えが互いに近い場合、通常、平均周波数における単一の主スペクトル線は、必ずしも生じない。これがＤＤＳの位相蓄積、または、位相連続スイッチングであり、方程式により、周波数を周期的に切替えるときの単一主スペクトル線を導くことができる。

図４は、本発明に従う、Ｆ１とＦ２との間におけるＤＤＳスイッチングを示す図３の変形例である典型的なタイミング図である。Ｆ１は、時間Ｔ１を示し、Ｆ２は、時間Ｔ２を示す。繰り返しパターンの合計期間は、Ｔ＝Ｔ１＋Ｔ２である。ＦＴＷが２つまたはそれ以上の値の間を切り替えることにより、ＤＤＳ出力は、２つまたはそれ以上の近接した周波数Ｆ１とＦ２との間を位相が連続するように切替えた場合、ＤＤＳの出力は、周波数の時間加重平均である単一の周波数のように見える。

ＤＤＳ出力の速いフーリエ変換が実行された場合、ＤＤＳ出力は、図５に例示されたフーリエスペクトルのように見える。この場合、平均周波数にピークがあり、ピークから１／Ｔの倍数分間隔をおいたピークのいずれかの側に第１および第３の側波帯がある。図５のフーリエスペクトルにおける個別の側波帯は、例示の目的のみで生成されたものである。以降説明するように、本発明の実施例は、ノイズフロアに下がった側波帯をもつ基準信号周波数を生成することができる。

交互の周波数の時間加重平均である単一の高純度周波数を生成するＤＤＳ出力とすべく、周波数同士の間隔は、π／Ｔよりも近くなくてはならない。言い換えれば、以下の条件が満たされるべきである。
｜Ｆ１−Ｆ２｜＜＜π／Ｔ
２つの周波数同士を繰返し周期Ｔで分割したπよりも近づけることにより、２つの別々のピークをもつ周波数スペクトルというよりは、むしろ平均周波数における１つだけのピークになる。また、側波帯の高さは、周波数間隔に比例するため、周波数間隔が狭まるにつれ、好ましくない側波帯振幅も減少する。この条件が満たされない場合、交互の周波数のそれぞれにおいて個別のピークが現れるようになる。

図５の例では、Ｆ１＝１２０ＭＨｚ、および、Ｆ２＝１２０．０１ＭＨｚであり、周波数は、Ｔ１＝Ｔ２＝１ｕｓであり、よってＴ＝２ｕｓである矩形波パターン内で切替えられる。上記のように識別された条件が満たされるので、１つだけのピークは、１２０．００５ＭＨｚ（Ｆ１とＦ２との平均）で現れ、側波帯は、ピークから１／Ｔの１１９．５０５ＭＨｚおよび１２０．５０５ＭＨｚで現れる。Ｆ１およびＦ２の持続時間は、この例ではたまたま等しいので、第２の側波帯は、存在しなくなる。注目すべき点は、図５の例における１０ｋＨｚの間隔は、本発明において実行する約１Ｈｚ以下の間隔よりかなり大きいことである。１Ｈｚの間隔により、側波帯はノイズフロア内になる。

先に述べたように、図５の例では、Ｔ１およびＴ２の持続時間は等しい。しかしながら、本発明の実施例においては、周波数の持続時間は、例えば、Ｆ１およびＦ２のそれぞれが１ｕｓの間アクティブな代わりに、Ｆ１は１．２５ｕｓの間アクティブであり、Ｆ２は０．７５ｕｓの間アクティブとし、２つの周波数の時間加重平均である単一のピークは、１２０．００３７５ＭＨｚで現れるように変更してもよい。このように、周波数の持続時間を変更することにより、ＤＤＳの出力周波数は、優れた分解能を伴い変更されることができる。

図６に示された本発明の実施例では、ＦＴＷの周期的な切替えは、ＦＴＷメモリまたは他の記憶装置６００を基本のＤＤＳに追加し、かつ、メモリを所望の比率のＦＴＷ１およびＦＴＷ２で満たすことにより実行してもよい。その後、メモリ６００は、アドレスジェネレータまたは記憶装置コントローラ６０２により環状（ａｄｒ０，ａｄｒ１，…，ａｄｒＮ，ａｄｒ０，ａｄｒ１，…）に連続的にアドレス指定されることにより、図４に示すようなＤＤＳ周波数を生成することができる。記憶装置およびコントローラの他の実施例は、２つの異なるレジスタ、これら２つの異なるレジスタを切替えるためのマルチプレクサ、レジスタが切替えられるべき時を決定するタイマ、などを含んでもよい。

さらに別の実施例では、ＦＴＷが切り替えられることにより、ＤＤＳは、それぞれＦＴＷ１−ＦＴＷＮで表され、かつ、持続時間Ｔ内の持続時間Ｔ１−ＴＮを有する３つまたはそれ以上の周波数Ｆ１−ＦＮの間を変更する。合成出力周波数Ｆａｖｇは、以下の方程式で示される周波数の時間加重平均である。
Ｆａｖｇ＝（Ｔ１・Ｆ１＋Ｔ２・Ｆ２＋...＋ＴＮ・ＦＮ）／（Ｔ１＋Ｔ２＋...＋ＴＮ）

周波数の時間加重平均である単一の高純度周波数を生成するＤＤＳ出力とすべく、周波数同士の間隔は、π／Ｔよりかなり近くなければならない。言い換えれば、Ｆ１−ＦＮの任意の２つの周波数間の最大周波数差は、π／Ｔよりかなり小さくなければならない。

図７に示される本発明のさらに他の実施例では、Ｆ１およびＦ２の持続時間は、所定の時間Ｔ内の多数の別々の時間に分割されてよい。図３と比較すると、ＤＤＳは期間Ｔ内の持続時間Ｔ１でＦ１を生成しているが、Ｔ１は、Ｔ１Ａ、Ｔ１Ｂ、および、Ｔ１Ｃに分割される。ここでは、Ｔ１＝Ｔ１Ａ＋Ｔ１Ｂ＋Ｔ１Ｃである。また、ＤＤＳは期間Ｔ内の持続時間Ｔ２でＦ２を生成しているが、Ｔ２は、Ｔ２Ａ、Ｔ２Ｂ、および、Ｔ２Ｃに分割される。ここでは、Ｔ２＝Ｔ２Ａ＋Ｔ２Ｂ＋Ｔ２Ｃである。合成出力周波数Ｆ_Ｏは、（各持続時間を考慮に入れた）周波数の平均となる。図４の持続時間が利用された場合、側波帯は、ピークから１／Ｔの間隔を置くが、図７の多数の持続時間が利用される場合、期間Ｔは、効率的に減少し、それ故、エネルギーがよりスペクトルの外に広がるので、側波帯はさらにピークから遠ざかり、低振幅を表す。したがって、この技術は、側波帯をさらに低下させるべく用いることができる。

図８は、本発明の実施例のさらに実用的な例である。Ｆ１は、１２０ＭＨｚであり、Ｆ２は、１２０．０００００００９３１３ＭＨｚであり、Ｆ１とＦ２との差は、９３．１３ミリＨｚであり、Ｔ１＝Ｔ２＝１ｕｓであり、合計期間Ｔ＝２ｕｓである。注意すべき点は、側波帯は、ノイズフロアにあるため、１２０．５ＭＨｚでは目に見えないことである。

本発明の実施例においては、先に図８を例示して説明したように、周波数間隔は、単一のピークが周波数の時間加重平均で現れ、すべての側波帯がノイズフロアにあるように選択されることができる。図５の例では、Ｆ１とＦ２との間が大きい周波数差が提供されるので、目に見える側波帯の振幅は、周波数領域分析および記載される方程式を用いることにより確認でき、逆もまた同様である。図５に対し確認された方程式は、側波帯が見えない図８のような実施例において側波帯の振幅を決定するために用いることができる。

以下の周波数領域の分析は、ＤＤＳの位相同期、位相アキュムレータが使用されるか、位相アキュムレータの加算器へのフィードバックにおいてＮビットすべてが用いられること、メモリ内の位相−振幅ルックアップテーブルは正弦波の単一サイクルで有効であること、ＤＤＳ出力周波数ｆ（ｔ）は、図４で示されるように２つの値Ｆ１とＦ２との間を周期的に切替えること、を予測する。

ＤＤＳは、位相を蓄積し、かつ、その蓄積された位相を振幅出力に変換することにより機能する。このことは、別々の時間領域では、以下のように表される。

ここでは、
ＤＤＳ＿ｏｕｔ（ｎ）は、クロックサイクルｎにおけるＤＤＳの出力振幅である。
（ＦＴＷ）_ｋは、クロックサイクルｋにおけるＦＴＷの値である。
Ｎは、位相アキュムレータにおけるビット数である。
Ａは、任意の振幅スケーリング定数である。

連続する時間領域では、エイリアスを除去するべくＤＤＳ出力がローパスフィルタリングされていると仮定されることにより、アナログ方程式は以下のようになる。

ここでは、
ＤＤＳ＿ｏｕｔ（ｔ）は、時間ｔにおけるＤＤＳ出力であり、
ｆ（τ）は、時間τにおいてプログラムされた周波数であり、これは、
ｆ（τ）＝［（ＦＴＷ（τ））／（２＾Ｎ）］・Ｆｃｌｋであり、
Ａは、任意の振幅スケーリング定数である。
例えば、一定のＦＴＷに対し、ＤＤＳの出力は、単純に、
ＤＤＳ＿ｏｕｔ（ｔ）＝Ａ・ｓｉｎ（２πｆ_０・ｔ）となる。
ここでは、
ｆ_０＝［（周波数チューニングワード）／（２＾Ｎ）］・Ｆｃｌｋである。

変数ｆ（ｔ）は、そのフーリエ組数により表される。

ここでは、

ｆ（ｔ）のフーリエ組数展開式を上記の式Ｂに置き換えると、ＤＤＳ＿ｏｕｔ（ｔ）の方程式は、以下になる。

ａ_０、ａ_ｋおよびｂ_ｋに置き換え、同類項をまとめると、以下のようになる。

この式の形式は、

ここでは、

注目すべき点は、

であることである。また、［１−ｃｏｓ（２πｋＴ１／Ｔ）］の範囲は、Ｔ、Ｔ１およびｋの値に基づき、０から２までである。したがって、Φ_０は、０および（Ｆ１−Ｆ２）・Ｔ・π／３の範囲内となる。ａ_ｋ’の最大絶対値は、ｋが１のときのみ１となる。ｂ_ｋ’の最大絶対値は、ｋが１のときのみ−２である。

ａ_ｋ’およびｂ_ｋ’は、共に（１／ｋ）^２に低下し、ｋの増加に伴い急速に減少する。

ここで、三角識別ｓｉｎ（α＋β）＝ｓｉｎα・ｃｏｓβ＋ｃｏｓα・ｓｉｎβを使用する。

そして、

となる。

ここまでは、いかなる近似値もとらない。上記の方程式は、ＤＤＳ＿ｏｕｔ（ｔ）の正確な式である。ＤＤＳの周波数分解能を向上させるための最も実用的なケースＦ１およびＦ２は、非常に近接した周波数である。ほとんどの場合、｜Ｆ１−Ｆ２｜＜＜π／Ｔであるなら、適切な小さい角度の近似値が正弦および余弦に使用されてよい。（すなわち、ｓｉｎ（ｘ）＝ｘ ａｎｄ ｃｏｓ（ｘ）＝１ｆｏｒｘ＜＜１）｜Ｆ１−Ｆ２｜＜＜π／Ｔと仮定するなら、

三角関係ｃｏｓＡ・ｓｉｎＢ＝１／２ｓｉｎ（Ａ＋Ｂ）−１／２ｓｉｎ（Ａ−Ｂ）、ｃｏｓＡ・ｃｏｓＢ＝１／２ｃｏｓ（Ａ＋Ｂ）＋１／２ｃｏｓ（Ａ−Ｂ）を使用すると、ＤＤＳ＿ｏｕｔ（ｔ）は、以下のように表すことができる。

ここでは、

この式は、ＤＤＳ出力がそこから＋／−１／Ｔの倍数間隔を置いた一連の側波帯を有する周波数Ｆ_ａｖｇの正弦波であることを示す。側波帯の振幅は、所定のＴに対し、（Ｆ１−Ｆ２）・Ｔと正比例する。（Ｆ１−Ｆ２）が小さくなるほど、側波帯の振幅も小さくなる。ａ_ｋ’およびｂ_ｋ’は、（１／ｋ）^２のように低下するので、最初のわずかな側波帯しか結果として残らない。図８に示すように、実際にＤＤＳを実行する際には、すべての側波帯は、無視できる。

本実施例においては、Ｔ＝０で周波数Ｆ１が零相から開始したと仮定するので、最後のＤＤＳ出力にΦ_０が現れているのが注目する点である。Φ_０は、周波数Ｆ_ａｖｇにおいて要求される位相ずれであり、この仮定を確かなものとする。式Ｂにおける蓄積された位相からこの分析を開始すると、Φ_０は、最終方程式から脱落する。

例えば３２ビットＦＴＷおよび４００ＭＨｚクロックが与えられ、これらの値を周波数分解能の式Ａに置き換えると、値は、９３ミリＨｚ、または、ほぼ、０．１Ｈｚになる。ＦＴＷメモリの１２８ワードを使用すれば、分解能は、１ミリＨｚ未満にまで向上することができる。

再び図５の例を参照すると、矩形波（すなわちＴ１＝１／２Ｔ）では、Ｆ１＝１２０ＭＨｚ、Ｆ２＝１２０．０１ＭＨｚ、Ｔ＝２ｕｓ、および、ｆ（ｔ）により、Ｆ１とＦ２との間の周波数間隔が大きい１０ＫＨｚであっても、｜Ｆ１−Ｆ２｜＜＜π／Ｔである。図５の例における条件を式Ｄに適用すると、予想通り１２０．００５ＭＨｚのＤＤＳ出力になる。ここで注目すべき点は、すべてのｋに対しａ_ｋ’＝０であり、ｂ_１’＝−２，ｂ_２’＝０，ｂ_３’＝−２であることである。。Ｆａｖｇ＋／−５００ＫＨｚ（すなわち１／（２ｕｓ））、および、Ｆａｖｇ＋／−１．５ＭＨｚ（すなわち３・１／（２ｕｓ））は、それぞれ、−４３．９２ｄＢｃおよび−６３．０１ｄＢｃになる。これは、図５に示される側波帯と一致する。

図５の例を再び参照する。（Ｆ１−Ｆ２）〜〜９３．１３ミリＨｚ、｜Ｆ１−Ｆ２｜＜＜π／Ｔである。Ｆｃｌｋ＝４００ＭＨｚおよび１２８ＦＴＷのメモリアドレスだと、ＦＴＷメモリを通じての１サイクルの期間Ｔの２．５６ｕｓの使用に都合がよい。それぞれのアドレスは、２０ｎｓのＤＤＳ周波数、または、８ＤＤＳクロックサイクルを制御する。各アドレスは、Ｆ１またはＦ２のいずれかによりロードされ、最終周波数分解能は、７２８マイクロヘルツである。メモリが６４Ｆ１値および６４Ｆ２値でロードされたとき、ｆ（ｔ）は、矩形波であり、第１の側波帯の振幅は、−１４２．４ｄＢｃである。実際のシステムでは、これはささいなことであり、完全に無視してもかまわない。メモリが１つだけのＦ１値と１２７Ｆ２値によりロードされた場合、第１の側波帯の振幅は、さらに小さく、−１７４．６ｄＢｃである。ＤＤＳが周波数シフトキーイング用途における周波数発生器として用いられていることは注目すべき点である。ＦＳＫは、デジタル信号を伝送する方法である。ロジック０（低）およびロジック１（高）の２つのバイナリ状態は、それぞれアナログ波形で表される。ロジック０は、ある特定の周波数（例えばＦ１）の波形で表され、ロジック１は、それとは異なる周波数（例えばＦ２）の波形で表される。ＦＳＫの適用では、２つの周波数間が切替えられることにより、周波数領域においてそれぞれが異なる情報を付帯する２つの別々のピークを生じることが望ましい。例えば、フーリエスペクトルにおける低い方のピークは、ロジック０を表し、高い方のピークは、ロジック１を表してよい。周波数のピークが２つ必要な理由は、それぞれのピークが特定の期間を表し、２つの異なるフィルタが受け手側で使用されるからである。ＦＳＫモードで伝送されたデータの受信側は、２つの周波数帯域を見て受信信号がそれぞれロジック１またはロジック０を表すハイバンドまたはローバンドのいずれにあるかを決定する。この方法では、受信信号は、ビットに変換されてデータが受信できるようになる。

図９の典型的なフーリエスペクトルで示すように、ＦＳＫ適用に用いられるＤＤＳが１２０ＭＨｚの周波数Ｆ１と、１２２ＭＨｚの周波数Ｆ２との２つの周波数を生成し、周波数は、１マイクロ秒率（１ＭＨｚ）にＦ１とＦ２との間で切替えられ、すると、方程式｜Ｆ１−Ｆ２｜＜＜π／Ｔは満たされず、その結果、２つの所望のピークが現れる。この場合、フーリエスペクトラムは、１２０ＭＨｚおよび１２２ＭＨｚにおいて２つのピークと、いくつかの側波帯とを含むようになる。先に述べたように、これらのピークは、それぞれが特定の情報を保持しているので、ＦＳＫの適用に望ましい。図９は、実際のＦＳＫ適用においてＦ１とＦ２との間の周波数の差を例として２ＭＨｚと示しているが、２つの周波数Ｆ１とＦ２との差は、２つの別々の周波数が生じるのに十分な期間Ｔにおいて数ｋＨｚから数百Ｈｚの範囲に及んでもよい。しかしながら、２つの周波数が重なり合って単一のピークになるほど周波数を近づけることはできない。なぜなら、２つの周波数が重なり合うと、すべての情報が喪失してしまうからである。

図１０は、ＦＳＫの適用に用いられるＤＤＳの他の典型的なフーリエスペクトルを示す。ここでは、１２０ＭＨｚの周波数Ｆ１と１２２ＭＨｚの周波数Ｆ２との２つの周波数が生成され、周波数は、Ｆ１とＦ２との間を１０マイクロ秒率（１００ｋＨｚ）で切替えられる。

再び、式｜Ｆ１−Ｆ２｜＜＜π／Ｔは、満たされず、したがって、２つの所望のピークは、多数の側波帯を伴い、１２０ＭＨｚと１２２ＭＨｚとに現れる。

このことは、本発明とは完全に異なる。注目する点は、ＦＳＫの適用と比較して周波数は非常に近くなり、式｜Ｆ１−Ｆ２｜＜＜π／Ｔが満たされ、Ｆ１とＦ２との時間加重平均において単一のピークが生じ、さらに、期間Ｔにおけるスイッチングのアーチファクトである側波帯が加わることである。ＦＳＫ適用における２つのピークとは異なり、本発明の実施例において生成される単一のピークは、情報を携えていないが、高純度かつ高分解能周波数源として用いることができる。

以上本発明の実施例をすべて図示し説明したが、本発明の精神または添付クレームの範囲を逸脱せずに種々の変更改造を加えうることは、当業者に明らかなところである。

Claims (9)

1. 高周波分解能を有する高純度基準信号を生成する方法であって、
   持続時間Ｔの繰り返しパターンにおいて生成されるＮ個の周波数Ｆ１からＦＮまでを選択し、かつ、Ｔ１からＴＮまでのＮの時間分をＴにおけるＦ１からＦＮまでのそれぞれの持続時間として選択する段階であって、Ｔ１＋Ｔ２＋...＋ＴＮ＝Ｔであり、周波数Ｆ１からＦＮまでのいずれか２つの間の周波数差はπ／Ｔよりはるかに小さい段階と、
   Ｆ１からＦＮまでを生成する各クロック周期で必要な位相増分を表すＮ個の周波数チューニングワードＦＴＷ１からＦＴＷＮまでをそれぞれ選択する段階と、
   期間Ｔの繰り返しパターンにおいて持続時間Ｔ１からＴＮのＦＴＷ１からＦＴＷＮまでの間を切替える段階と、
   各クロック周期において切替えられたＦＴＷ１からＦＴＷＮまでを受信し、かつ、合計蓄積位相度を蓄積する段階と、
   前記各クロック周期において合計蓄積位相度を基準信号の表現に変換する段階と、を含む方法。
2. Ｔ１からＴＮまでと、Ｆ１からＦＮまでとをＦａｖｇ＝（Ｔ１・Ｆ１＋Ｔ２・Ｆ２＋...＋ＴＮ・ＦＮ）／（Ｔ１＋Ｔ２＋...＋ＴＮ）であるように選択することにより、周波数Ｆａｖｇの特定の基準信号を生成する段階をさらに含む、請求項１に記載の方法。
3. Ｔ１からＴＮまでは、多数の別々の時間分を含む、請求項１に記載の方法。
4. 直接デジタルシンセサイザ（ＤＤＳ）の周波数分解能を向上させる方法であって、
   持続時間Ｔの繰り返しパターンにおいて生成されるＮ個の周波数Ｆ１からＦＮまでを選択し、かつ、Ｔ１からＴＮまでのＮの時間分をＴにおけるＦ１からＦＮまでのそれぞれの持続時間として選択する段階であって、Ｔ１＋Ｔ２＋...＋ＴＮ＝Ｔであり、周波数Ｆ１からＦＮまでのいずれか２つの間の周波数差はπ／Ｔよりはるかに小さい段階と、
   Ｆ１からＦＮまでを生成する各クロック周期で必要な位相増分を表すＮ個の周波数チューニングワードＦＴＷ１からＦＴＷＮまでをそれぞれ選択する段階と、
   前記持続時間Ｔの繰り返しパターンにおいてＴ１からＴＮまでの持続時間に、ＦＴＷ１からＦＴＷＮまでをＤＤＳに適用する段階と、を含む方法。
5. Ｔ１からＴＮまでと、Ｆ１からＦＮまでとをＦａｖｇ＝（Ｔ１・Ｆ１＋Ｔ２・Ｆ２＋...＋ＴＮ・ＦＮ）／（Ｔ１＋Ｔ２＋...＋ＴＮ）であるように選択することにより、周波数ＦａｖｇのＤＤＳから特定の基準信号を生成する段階をさらに含む、請求項４に記載の方法。
6. Ｔ１からＴＮまでは、多数の別々の時間分を含む、請求項４に記載の方法。
7. 高周波数分解能を有する高純度基準信号を生成するための装置であって、
   Ｆ１からＦＮまでのＮ個の周波数を生成すべく、各クロック周期で必要な位相増分を表すＦＴＷ１からＦＴＷＮまでのＮ個の周波数チューニングワードをそれぞれ格納する第１の記憶装置と、
   持続時間Ｔの繰り返しパターンでＦＴＷ１からＦＴＷＮまでを生成するよう前記第１の記憶装置を制御する、前記第１の記憶装置に結合された第１の記憶装置コントローラであって、Ｔ１からＴＮまでは、ＴにおけるＦＴＷ１からＦＴＷＮまでの持続時間をそれぞれ表わし、Ｔ１＋Ｔ２＋...＋ＴＮ＝Ｔであり、周波数Ｆ１からＦＮまでのいずれか２つの間の最大周波数差は、π／Ｔよりはるかに小さい第１の記憶装置コントローラと、
   前記第１の記憶装置に結合され、前記生成されたＦＴＷ１からＦＴＷＮを受信し、かつ、各クロック周期における合計位相蓄積度を蓄積する位相アキュムレータと、
   前記位相アキュムレータに結合され、前記合計蓄積位相度を各クロック周期における基準信号の表現に変換する第２の記憶装置と、
   を含む装置。
8. 前記ＦＴＷ１からＦＴＷＮまでを格納する第１の記憶装置は、Ｆ１からＦＮまでにそれぞれ対応し、前記ＦＴＷ１からＦＴＷＮまでを生成するよう前記第１の記憶装置を制御する前記第１の記憶装置コントローラは、持続時間Ｔ１からＴＮまでをそれぞれ有し、前記装置は、Ｆａｖｇ＝（Ｔ１・Ｆ１＋Ｔ２・Ｆ２＋...＋ＴＮ・ＦＮ）／（Ｔ１＋Ｔ２＋...＋ＴＮ）である周波数を有する基準信号を生成する、請求項７に記載の装置。
9. 前記ＦＴＷ１からＦＴＷＮまでを生成するよう前記第１の記憶装置を制御する前記第１の記憶装置コントローラは、Ｔ１からＴＮまでのそれぞれの持続時間を有し、Ｔ１からＴＮまでは、多数の別々の時間分を含む、請求項７に記載の装置。

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