JP2007536768A - 直接デジタルシンセサイザの周波数分解能を向上させるための方法および装置 - Google Patents
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Abstract
【解決手段】交互の周波数の時間加重平均である単一の高純度周波数を生成するDDS出力のため、F1は、時間T1を表わし、F2は、時間T2を表わし、繰り返しパターンの合計期間は、T=T1+T2であるようにF1とF2との間のDDSスイッチングが与えられた場合は、条件|F1−F2|<<π/Tが満たされなければならない。時間加重平均周波数Favgは、(T1・F1+T2・F2)/(T+T2)である。T1およびT2を適切に選択することにより、Favgは、これら2つの周波数のいずれかに設定されることができる。
【選択図】図6
Description
図1において、モジュール102は、基準ジェネレータ、デジタルピンカード、アナログカード、デバイス電源(DPS)などのような機能単位、または、波形発生器のような機器であってよい。モジュール102への物理的接続は、スイッチマトリックス・ネットワーク106を含むモジュール接続イネーブラ104を介し得るようにしてよい。スイッチマトリックス・ネットワーク106は、ロジック、トレース、および、ピンを含んでよい。
この場合、FO=[FTW/(2^N)]×Fclk,となる。
Fclkは、クロック204のクロック周波数であり、FOは、DDS出力周波数216である。この式が有効であるのは2^Nにより分割されたFTWは、オーバーフローが生じる前に加算されるべきFTWの数の逆数を提供するからであり、この比率は、各クロック周期で消費される周期の小数部である。この比率がクロック周波数Fclkで乗じられると、FOが得られる。
|F1−F2| << π/T
この条件は満たされない場合、交互の周波数のそれぞれに別々にピークが現れる。加えて、側波帯の高さは、周波数の間隔に比例するので、周波数の間隔が狭くなるにつれ、好ましくない側波帯の振幅は減少する。
Favg=(T1・F1+T2・F2)/(T1+T2)である。
T1およびT2の適切な選択により、Favgは、これら2つの周波数のいずれにも設定でき、DDS周波数分解能は、任意の量だけ向上する。
Favg=(T1・F1+T2・F2)/(T1+T2)となる。
T1=T2という特殊なケースでは、Favg=(F1+F2)/2となる。平均出力周波数の方程式Favgは、F1およびF2のいずれ値にも有効である。F1およびF2は、DDSの周波数分解能とLSB1つ分異なるFTWに対応する周波数として選ばれることができる。T1およびT2を適切に選択することにより、Favgは、それら2つのいずれの周波数としても設定されることができ、DDS周波数分解能は、任意の分量だけ向上することができる。
Out(t)=A・sin(2π・F1・t)・S1(t)+A・sin(2π・F2・t)・S2(t)
=A・sin(2π・F1・t)・S1(t)+A・sin(2π・F2・t)・(1−S1(t))
Aは、信号の振幅に比例する任意の定数である。S1(t)のフーリエ分析により、以下の式が導かれる。
ck?およびdkは、S1(t)のフーリエ級数展開の係数から導かれる定数である。
|F1−F2|<<π/T
2つの周波数同士を繰返し周期Tで分割したπよりも近づけることにより、2つの別々のピークをもつ周波数スペクトルというよりは、むしろ平均周波数における1つだけのピークになる。また、側波帯の高さは、周波数間隔に比例するため、周波数間隔が狭まるにつれ、好ましくない側波帯振幅も減少する。この条件が満たされない場合、交互の周波数のそれぞれにおいて個別のピークが現れるようになる。
Favg=(T1・F1+T2・F2+...+TN・FN)/(T1+T2+...+TN)
ここでは、
DDS_out(n)は、クロックサイクルnにおけるDDSの出力振幅である。
(FTW)kは、クロックサイクルkにおけるFTWの値である。
Nは、位相アキュムレータにおけるビット数である。
Aは、任意の振幅スケーリング定数である。
DDS_out(t)は、時間tにおけるDDS出力であり、
f(τ)は、時間τにおいてプログラムされた周波数であり、これは、
f(τ)=[(FTW(τ))/(2^N)]・Fclkであり、
Aは、任意の振幅スケーリング定数である。
例えば、一定のFTWに対し、DDSの出力は、単純に、
DDS_out(t)=A・sin(2πf0・t)となる。
ここでは、
f0=[(周波数チューニングワード)/(2^N)]・Fclkである。
ここでは、
注目すべき点は、
であることである。また、[1−cos(2πkT1/T)]の範囲は、T、T1およびkの値に基づき、0から2までである。したがって、Φ0は、0および(F1−F2)・T・π/3の範囲内となる。ak?の最大絶対値は、kが1のときのみ1となる。bk??の最大絶対値は、k1が1のときのみ−2である。
Claims (9)
- 高周波分解能を有する高純度基準信号を生成する方法であって、
持続時間Tの繰り返しパターンにおいて生成されるN個の周波数F1からFNまでを選択し、かつ、T1からTNまでのNの時間分をTにおけるF1からFNまでのそれぞれの持続時間として選択する段階であって、T1+T2+...+TN=Tであり、周波数F1からFNまでのいずれか2つの間の周波数差はπ/Tよりはるかに小さい段階と、
F1からFNまでを生成する各クロック周期で必要な位相増分を表すN個の周波数チューニングワードFTW1からFTWNまでをそれぞれ選択する段階と、
期間Tの繰り返しパターンにおいて持続時間T1からTNのFTW1からFTWNまでの間を切替える段階と、
各クロック周期において切替えられたFTW1からFTWNまでを受信し、かつ、合計蓄積位相度を蓄積する段階と、
前記各クロック周期において合計蓄積位相度を基準信号の表現に変換する段階と、を含む方法。 - T1からTNまでと、F1からFNまでとをFavg=(T1・F1+T2・F2+...+TN・FN)/(T1+T2+...+TN)であるように選択することにより、周波数Favgの特定の基準信号を生成する段階をさらに含む、請求項1に記載の方法。
- T1からTNまでは、多数の別々の時間分を含む、請求項1に記載の方法。
- 直接デジタルシンセサイザ(DDS)の周波数分解能を向上させる方法であって、
持続時間Tの繰り返しパターンにおいて生成されるN個の周波数F1からFNまでを選択し、かつ、T1からTNまでのNの時間分をTにおけるF1からFNまでのそれぞれの持続時間として選択する段階であって、T1+T2+...+TN=Tであり、周波数F1からFNまでのいずれか2つの間の周波数差はπ/Tよりはるかに小さい段階と、
F1からFNまでを生成する各クロック周期で必要な位相増分を表すN個の周波数チューニングワードFTW1からFTWNまでをそれぞれ選択する段階と、
前記持続時間Tの繰り返しパターンにおいてT1からTNまでの持続時間に、FTW1からFTWNまでをDDSに適用する段階と、を含む方法。 - T1からTNまでと、F1からFNまでとをFavg=(T1・F1+T2・F2+...+TN・FN)/(T1+T2+...+TN)であるように選択することにより、周波数FavgのDDSから特定の基準信号を生成する段階をさらに含む、請求項4に記載の方法。
- T1からTNまでは、多数の別々の時間分を含む、請求項4に記載の方法。
- 高周波数分解能を有する高純度基準信号を生成するための装置であって、
F1からFNまでのN個の周波数を生成すべく、各クロック周期で必要な位相増分を表すFTW1からFTWNまでのN個の周波数チューニングワードをそれぞれ格納する第1の記憶装置と、
持続時間Tの繰り返しパターンでFTW1からFTWNまでを生成するよう前記第1の記憶装置を制御する、前記第1の記憶装置に結合された第1の記憶装置コントローラであって、T1からTNまでは、TにおけるFTW1からFTWNまでの持続時間をそれぞれ表わし、T1+T2+...+TN=Tであり、周波数F1からFNまでのいずれか2つの間の最大周波数差は、π/Tよりはるかに小さい第1の記憶装置コントローラと、
前記第1の記憶装置に結合され、前記生成されたFTW1からFTWNを受信し、かつ、各クロック周期における合計位相蓄積度を蓄積する位相アキュムレータと、
前記位相アキュムレータに結合され、前記合計蓄積位相度を各クロック周期における基準信号の表現に変換する第2の記憶装置と、
を含む装置。 - 前記FTW1からFTWNまでを格納する第1の記憶装置は、F1からFNまでにそれぞれ対応し、前記FTW1からFTWNまでを生成するよう前記第1の記憶装置を制御する前記第1の記憶装置コントローラは、持続時間T1からTNまでをそれぞれ有し、前記装置は、Favg=(T1・F1+T2・F2+...+TN・FN)/(T1+T2+...+TN)である周波数を有する基準信号を生成する、請求項7に記載の装置。
- 前記FTW1からFTWNまでを生成するよう前記第1の記憶装置を制御する前記第1の記憶装置コントローラは、T1からTNまでのそれぞれの持続時間を有し、T1からTNまでは、多数の別々の時間分を含む、請求項7に記載の装置。
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