JP4951378B2

JP4951378B2 - 波形発生器および試験装置

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Publication number: JP4951378B2
Application number: JP2007073493A
Authority: JP
Inventors: 太一大高
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2007-03-20
Filing date: 2007-03-20
Publication date: 2012-06-13
Anticipated expiration: 2027-03-20
Also published as: US7760119B2; JP2008232857A; US20080246641A1

Description

本発明は、所望の波形を発生する波形発生器に関し、特にアナログ回路を搭載した半導体デバイスを試験するための波形を発生する波形発生器およびその波形発生器を備えた試験装置に関する。

アナログ回路を搭載した半導体デバイスの試験では、被試験デバイスに入力する試験信号を生成する波形発生器が用いられる。波形発生器は、生成するべき波形のパターンを示すデジタルデータを、デジタルアナログ変換器（以下、「ＤＡＣ」ともいう）によりアナログ信号に変換することで、所望の試験波形を発生する。デバイス試験では、試験信号を入力したときの被試験デバイスの出力信号が期待値信号と比較されて、被試験デバイスの良否が判定される。
特開２００６−３３７１４０号公報

近年、高速化に向けてのデバイス開発が盛んに行われている。そのため、半導体デバイスの試験装置には、試験対象となるデバイスよりも高速で動作できることが求められている。そのような事情から、アナログ回路の試験装置では、高速で動作するＤＡＣを装備することが一般となっている。

高速動作するアナログ回路の開発が進められる一方で、低速で動作するアナログ回路を搭載した半導体デバイスも依然存在する。ＤＡＣには、その仕様上、最低サンプリング周波数が設定されているため、波形発生器による生成波形の最低周波数は、ＤＡＣの最低サンプリング周波数に制限される。そのため、高速仕様のＤＡＣを装備した試験装置では、低速動作する半導体デバイスの試験が困難となっている。試験装置において、ＤＡＣ以外の回路に最低動作周波数が設定されている場合にも同様の問題が発生し、低速動作する半導体デバイスの試験が困難となる。

本発明はこうした課題に鑑みてなされたものであり、その目的は、生成する波形の周波数を任意に設定することのできる技術を提供することにある。

上記課題を解決するために、本発明のある態様の波形発生器は、波形を生成する波形発生器であって、波形のパターンを示すパターンデータを保持するメモリと、クロック信号を発生するクロック信号発生器と、クロック信号を分周した周期でメモリからパターンデータを読み出す読出部と、クロック信号の周期で、読み出されたパターンデータに基づく波形を出力するデジタルアナログ変換部とを備える。クロック信号は所定の周期をもつ信号である。

この態様によると、デジタルアナログ変換部へのパターンデータの供給周期を、デジタルアナログ変換部のサンプリング周期よりも長くできるため、デジタルアナログ変換部は、連続する複数のサンプリング周期にまたがって、同一のデータ値をアナログ値に変換することができる。これにより、デジタルアナログ変換部の見かけ上のサンプリング周期を長くでき、出力波形の周波数を、クロック信号の周波数よりも下げることができる。

波形発生器はクロック信号を分周する分周部をさらに備え、分周部は、分周したクロック信号を読出部に供給してもよい。これにより読出部は、クロック信号を分周した周期でパターンデータを読み出すことが可能となる。また分周部は、クロック信号のパルスを間引くことで、クロック信号を分周してもよい。これにより分周部は、簡易な構成でクロック信号を分周することが可能となる。

本発明の別の態様は、試験波形を被試験デバイスへ供給するための波形発生器を備えた試験装置である。この試験装置は、上記した態様の波形発生器を備えてもよい。波形発生器が、出力波形の周波数をクロック信号の周波数よりも下げられることで、クロック信号よりも低い動作周波数をもつ被試験デバイスの試験を効率的に行うことが可能となる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によると、生成する波形の周波数を任意に設定可能とする技術を提供できる。

図１は、本発明の実施形態に係る試験装置１の構成の一例を示す図である。試験装置１は、被試験デバイス２０を試験する装置であって、波形発生器１０、デバイス装着部３０、期待値信号発生器４０および判定器５０を備える。本実施形態において、被試験デバイス２０はアナログ回路を搭載した半導体デバイスであり、デバイス装着部３０に装着される。

波形発生器１０は、被試験デバイス２０のアナログ回路に供給するアナログ試験信号を生成する。デバイス装着部３０は、試験信号を被試験デバイス２０に入力し、また被試験デバイス２０の出力信号を判定器５０に供給する。期待値信号発生器４０は、試験信号に応じて被試験デバイス２０が出力するべき期待値信号を生成する。判定器５０は、デバイス装着部３０から供給される出力信号と、期待値信号発生器４０から供給される期待値信号とを比較して、被試験デバイス２０の良否を判定する。

図２は、波形発生器１０の構成の一例を示す図である。波形発生器１０は、任意のアナログ波形を生成する機能をもち、入力部１０２、制御部１０４、クロック発生器１０６、ＦＰＧＡ（Field Programmable Gate Array）１１０、波形メモリ１２０およびデジタルアナログ変換器（以下、「ＤＡＣ」とよぶ）１３０を備える。ＦＰＧＡ１１０には、分周部１１２および読出部１１８が構成されている。本実施形態の波形発生器１０では、最低サンプリング周波数を数十ＭＨｚ程度とする高速動作仕様のＤＡＣ１３０が利用される。またＦＰＧＡ１１０には、所定の動作周波数範囲が設定されている。

クロック発生器１０６は、任意の周波数でクロック信号を発生するクロック信号発生器である。ＦＰＧＡ１１０の動作可能な周波数範囲がたとえば２００ＭＨｚ〜８００ＭＨｚであり、またＤＡＣ１３０の最低サンプリング周波数が数十ＭＨｚである場合、ＦＰＧＡ１１０およびＤＡＣ１３０の双方の動作を保証するために、クロック発生器１０６は、２００ＭＨｚ以上のクロックを発生することが好ましい。なお、ＦＰＧＡの最低動作周波数が１００ＭＨｚであり、一方ＤＡＣ１３０の最低サンプリング周波数が２００ＭＨｚであれば、クロック発生器１０６は、２００ＭＨｚ以上のクロックを発生することが好ましい。

このようにクロック発生器１０６は、ＤＡＣ１３０およびＦＰＧＡ１１０の最低動作周波数以上のクロックを発生して、双方の安定動作を保証する。この最低動作周波数はそれぞれの動作仕様により一意に定められ、制御部１０４は、それぞれの最低動作周波数から、双方を安定動作させるクロック信号１４０の最低周波数を予め保持しておいてもよい。

分周部１１２は、クロック発生器１０６により生成されたクロック信号１４０を分周して、読出部１１８に供給する分周クロック信号１４４を生成する。ここで分周とは、入力信号の周波数を１／Ｎ（Ｎは１より大きい整数）倍にして出力することであり、入力信号を時間方向に整数倍に伸張する処理や、入力信号からいくつかの入力パルスを間引いて周期的なクロック信号を生成する処理を含む。すなわち分周部１１２は、クロック信号の立ち上がりエッジおよび／または立ち下がりエッジの周期をＮ倍に設定する機能をもつ。なお、分周クロック信号１４４のデューティ比はいくつであってもよい。

分周部１１２は、内部クロック供給部１１４およびクロック間引き部１１６を含んで構成される。内部クロック供給部１１４は、クロック発生器１０６から送られるクロック信号１４０を安定化させ、ＦＰＧＡ１１０内の回路に、安定した内部クロック信号１４２を供給する。本実施形態では、クロック発生器１０６から、ＦＰＧＡ１１０が動作可能なクロック信号１４０が供給されるため、内部クロック供給部１１４は、クロック信号１４０と同一周波数の内部クロック信号を生成し、内部クロック信号１４２ａをクロック間引き部１１６に、また内部クロック信号１４２ｂをＦＰＧＡ１１０内の他の回路に供給する。クロック間引き部１１６はカウンタ等を利用して内部クロック信号１４２ａのパルス間引き処理を実行し、分周クロック信号１４４を生成する。

図３は、ＦＰＧＡの内部クロック信号と、それを分周したクロック信号との関係を示す。図３に示す例において、クロック間引き部１１６は、内部クロック信号１４２ａの４パルスのうちの１つを周期的に残すようにクロックパルスの間引き処理を行っている。これによりクロック間引き部１１６は、内部クロック信号１４２ａを４分周した分周クロック信号１４４を生成する。本実施形態において、内部クロック信号１４２ａとクロック信号１４０とは同一の周波数を有しており、したがって分周クロック信号１４４は、クロック信号１４０を４分周したものに相当する。分周クロック信号１４４は、読出部１１８に供給される。

波形メモリ１２０は、被試験デバイス２０に供給する試験波形パターンを示すパターデータを保持する。パターンデータは、試験開始前に被試験デバイス２０に応じて制御部１０４により生成され、波形メモリ１２０に格納される。読出部１１８は、アドレスコントローラであり、供給される分周クロック信号１４４の周期で波形メモリ１２０にアドレス信号を供給する。これにより読出部１１８は、クロック信号１４０を分周した周期で、波形メモリ１２０からパターンデータを読み出すことができる。

ＤＡＣ１３０は、クロック発生器１０６から供給されるクロック信号１４０のサンプリング周期で、波形メモリ１２０から供給されるパターンデータをアナログ値に変換して出力する。ＤＡＣ１３０におけるクロック信号１４０の入力タイミングと、パターンデータの入力タイミングとを調整するために、クロック発生器１０６とＦＰＧＡ１１０の間に遅延量を調整する可変遅延回路が設けられてもよい。

以下、本実施形態におけるＤＡＣ１３０の出力波形について説明する前に、ＦＰＧＡ１１０において分周部１１２を設けない場合のＤＡＣ１３０の出力波形について考察する。

図４は、分周部１１２を設けない波形発生器１０において、クロック信号１４０と同一周波数のＦＰＧＡ内部クロックの周期で、波形メモリ１２０からパターンデータを読み出したときのＤＡＣ１３０の出力を示す。図中、「ＤＡＣ出力」は、ＤＡＣ１３０から出力される波形を示し、「ＤＡＣクロック」は、ＤＡＣ１３０に供給されるクロック信号１４０のパルス波形を示し、「アドレス」は、読出部１１８から波形メモリ１２０に供給されるアドレス信号を示し、「パターンデータ」は、波形メモリ１２０から読み出されるパターンデータ信号を示し、「ＦＰＧＡ内部クロック」は、クロック信号１４０と同一周波数の内部クロック信号を示す。

図示されるように、分周部１１２を設けない場合、波形メモリ１２０からの読出周期は、ＤＡＣクロックの周期に等しくなり、ＤＡＣ１３０の出力波形は、ＤＡＣクロックの周期で変動する。そのため、被試験デバイス２０の動作可能な周波数がＤＡＣクロックよりも低い場合には、このＤＡＣ出力を被試験デバイス２０に供給できないという問題がある。

この問題は、波形メモリ１２０のパターンデータを工夫することで、一応の解決をみることができる。この解決法では、同一のデータ値を所定数連続させたパターンデータを使用する。

図５は、分周部１１２を設けない波形発生器１０において、クロック信号１４０と同一周波数のＦＰＧＡ内部クロックの周期で、波形メモリ１２０から同一データ値を複数連続させたパターンデータを読み出したときのＤＡＣ１３０の出力を示す。この例では、同一のデータ値を４つ連続させたパターンデータが用意される。これにより、ＤＡＣ出力の周波数は、見かけ上、クロック信号１４０の周波数の１／４倍となり、結果としてＤＡＣ出力の周波数を下げることが可能となる。

しかしながら、この場合、波形メモリ１２０には、重複したデータ値を複数保持させる必要が生じるため、波形メモリ１２０のメモリ容量を圧迫するという新たな問題が発生する。特に、波形メモリ１２０のメモリ容量を容易に大きくできない事情がある場合、パターンデータ量の増加は好ましくない。そこで本実施形態では、分周部１１２を設けることで、これらの問題を解決する。

本実施形態の波形発生器１０を動作させるために、ユーザは、入力部１０２からＤＡＣ１３０の出力周波数を設定する。ＤＡＣ１３０の出力周波数は、被試験デバイス２０に入力する試験信号の周波数に相当する。制御部１０４は、設定されたＤＡＣ１３０の出力周波数、ＤＡＣ１３０およびＦＰＧＡ１１０の動作可能な周波数から、生成するクロック信号１４０の周波数と、分周部１１２による分周比を決定する。既述したように、制御部１０４がＤＡＣ１３０およびＦＰＧＡ１１０を安定動作させるための最低周波数を予め把握している場合には、その最低周波数と、設定されたＤＡＣ１３０の出力周波数から、クロック信号１４０の周波数と、分周部１１２による分周比を決定してもよい。

たとえば、ＤＡＣ１３０およびＦＰＧＡ１１０を安定動作させるための最低周波数が２００ＭＨｚ、設定されたＤＡＣ１３０の出力周波数が６０ＭＨｚとすると、制御部１０４は、クロック信号１４０の周波数を２４０ＭＨｚ、分周部１１２による分周比を４に設定する。設定されたクロック周波数はクロック発生器１０６に供給され、設定された分周比は分周部１１２に供給される。なお、本実施形態において分周比はクロック間引き部１１６に供給されてよい。クロック発生器１０６は、設定されたクロック周波数でクロック信号１４０を生成し、分周部１１２は、設定された分周比でクロック信号１４０を分周して、分周クロック信号１４４を生成する。

図６は、本実施形態の分周部１１２を設けた波形発生器１０において、分周クロック信号１４４の周期で、波形メモリ１２０からパターンデータを読み出したときのＤＡＣ１３０の出力を示す。ここでは、分周クロック信号１４４が、クロック信号１４０を４分周して生成されている。このように、波形発生器１０において分周部１１２を設けることで、波形メモリ１２０からのデータ読出周期を長くすることが可能となる。これにより、ＤＡＣ１３０に対して同じデータを複数のサンプリング周期にわたって入力でき、ＤＡＣ１３０の見かけ上の出力周波数を下げることができる。

また、ＤＡＣ１３０に対して同じデータを複数のサンプリング周期にわたって入力できることで、波形メモリ１２０に保持させるパターンデータに重複データ値を連続してもたせる必要がなく、波形メモリ１２０を効率的に利用することが可能となる。以上は、４分周した例であり、図５に示したパターンデータと比較すると、データ量を１／４に削減できている。なお、さらに大きい分周比が必要な場合には、図５に示したパターンデータと比較してデータ量をさらに削減できることになる。

図７は、図６においてデューティ比を５０％に設定した分周クロック信号１４４を生成したときのＤＡＣ１３０の出力を示す。読出部１１８は、クロック信号の立ち上がりまたは立ち下がりエッジの周期でアドレス信号を波形メモリ１２０に供給するため、分周クロック信号１４４のデューティ比にかかわらず、ＤＡＣ１３０は、見かけ上の出力周波数を下げることが可能である。

本発明は上述の実施形態に限定されるものではなく、実施形態の各要素を適宜組み合わせたものも、本発明の実施形態として有効である。また、当業者の知識に基づいて各種の設計変更等の変形を実施形態に対して加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうる。実施形態では、クロック発生器１０６によるクロック信号１４０の周波数が、ＤＡＣ１３０およびＦＰＧＡ１１０の動作可能な周波数をもとに決定される場合について説明したが、ＦＰＧＡ１１０の動作周波数の制約がない場合、クロック信号１４０の周波数は、ＤＡＣ１３０の最低動作周波数に基づいて定められてもよい。

実施形態では、内部クロック供給部１１４が、クロック信号１４０の周波数を変更せずにＦＰＧＡ１１０の内部クロック信号１４２を生成することとしたが、内部クロック供給部１１４は、逓倍機能または分周機能を有してもよい。この場合、クロック発生器１０６は、ＤＡＣ１３０の最低動作周波数を基準にクロック信号１４０を生成し、内部クロック供給部１１４は、生成されたクロック信号１４０を、ＦＰＧＡ１１０の動作可能周波数にあわせて内部クロック信号１４２に変換してもよい。

また分周部１１２は、任意の分周比を生成するプログラマブル分周部であってもよいが、たとえばカウンタ等を用いて２^ｍ（ｍは整数）の分周比を生成するシンプルな構成をとってもよい。この場合であっても、クロック発生器１０６が任意周波数のクロック信号１４０を生成できるため、ＤＡＣ１３０から所望の周波数の波形を出力させることが可能である。

クロック間引き部１１６によるクロックパルスの間引き処理、たとえば４つのパルスから最初のパルスだけを周期的に取り出す回路には公知のものを用いることができる。たとえばバイナリカウンタのトリガ端子に内部クロック信号１４２を印加し、このカウンタの出力のうち最下位ビットｂ０と、その次のビットｂ１を２入力ＡＮＤゲートに接続する。この場合、ＡＮＤゲートの出力が、内部クロック信号１４２を４分周した分周クロック信号１４４となる。

また既述したように、制御部１０４は、入力部１０２から設定されたＤＡＣ１３０の出力周波数、ＤＡＣ１３０およびＦＰＧＡ１１０の動作可能な周波数から、生成するクロック信号１４０の周波数と、分周部１１２による分周比を決定する。このとき、クロック信号１４０の周波数と、分周部１１２の分周比との組合せが、複数生成されることもある。この場合、制御部１０４は、より低いクロック周波数を選択することが好ましい。ＦＰＧＡ１１０やＤＡＣ１３０は回路素子で構成されるため、高速動作すると発熱量が大きくなる。そこで、可能な限り低いクロック周波数で動作させることで、全体の発熱量を下げて、試験環境を適切に維持することが好ましい。

本発明の実施形態に係る試験装置の構成の一例を示す図である。波形発生器の構成の一例を示す図である。ＦＰＧＡの内部クロック信号と、それを分周したクロック信号との関係を示す図である。分周部を設けない波形発生器において、クロック信号と同一周波数のＦＰＧＡ内部クロックの周期で、波形メモリからパターンデータを読み出したときのＤＡＣの出力を示す図である。分周部を設けない波形発生器において、クロック信号と同一周波数のＦＰＧＡ内部クロックの周期で、波形メモリから同一データ値を複数連続させたパターンデータを読み出したときのＤＡＣの出力を示す図である。本実施形態の分周部を設けた波形発生器において、クロック信号を分周したクロック信号の周期で、波形メモリからパターンデータを読み出したときのＤＡＣの出力を示す図である。図６においてデューティ比を５０％に設定した分周クロック信号を生成したときのＤＡＣの出力を示す図である。

符号の説明

１・・・試験装置、１０・・・波形発生器、２０・・・被試験デバイス、３０・・・デバイス装着部、４０・・・期待値信号発生器、５０・・・判定器、１０２・・・入力部、１０４・・・制御部、１０６・・・クロック発生器、１１０・・・ＦＰＧＡ、１１２・・・分周部、１１４・・・内部クロック供給部、１１６・・・クロック間引き部、１１８・・・読出部、１２０・・・波形メモリ、１３０・・・ＤＡＣ。

Claims

試験装置に搭載され、アナログ回路である被試験デバイスへ供給すべきアナログ信号の試験波形を生成する波形発生器であって、
前記試験波形のパターンを示すパターンデータを保持するメモリと、
第１周波数の第１クロック信号を発生するクロック信号発生器と、
前記被試験デバイスに供給すべき前記試験波形のサンプリング周波数である第２周波数の第２クロック信号の周期で、前記メモリから前記パターンデータを読み出す読出部と、
前記メモリから前記第２周波数で読み出されたパターンデータを、前記第１クロック信号の周期でデジタル／アナログ変換し、前記第２周波数でレベルが遷移する前記試験波形を出力するデジタルアナログ変換部と、
を備え、
前記第２周波数は、前記デジタルアナログ変換部の最低サンプリング周波数よりも低いことを特徴とする波形発生器。
前記第１周波数は、前記読出部の最低動作周波数および前記最低サンプリング周波数よりも高いことを特徴とする請求項１に記載の波形発生器。
前記読出部は、ＦＰＧＡ（Field Programmable Gate Array）に形成され、
前記第１周波数は、前記ＦＰＧＡの最低動作周波数および前記最低サンプリング周波数よりも高いことを特徴とする請求項１に記載の波形発生器。
前記第１クロック信号を分周し、前記第２クロック信号を生成する分周部をさらに備えることを特徴とする請求項１から３のいずれかに記載の波形発生器。
前記分周部は、クロック信号のパルスを間引くことで、前記クロック信号を分周することを特徴とする請求項４に記載の波形発生器。
試験波形を被試験デバイスへ供給するための波形発生器を備えた試験装置であって、
波形発生器が、請求項１から５のいずれかに記載の波形発生器であることを特徴とする試験装置。