JP2011049746A - Ａ／ｄ変換装置 - Google Patents

Abstract

【課題】タイムインターリーブ動作する複数のＡ／Ｄ変換回路の回路間の特性バラツキをアダプティブに校正し、Ａ／Ｄ変換装置全体としての変換誤差を低減し高精度化を図るＡ／Ｄ変換装置及びその校正方法を提供する。
【解決手段】タイムインターリーブ動作するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、１個の冗長Ａ／Ｄ変換回路と、校正用信号発生器と、校正用信号発生器からの校正信号を用いて冗長Ａ／Ｄ変換回路のパラメータを調整して校正する校正用制御回路とを備える。主信号用Ａ／Ｄ変換回路がインターリーブ動作で入力信号をＡ／Ｄ変換するとともに、冗長Ａ／Ｄ変換回路が校正用制御回路からの調整信号により校正される。さらに、主信号用Ａ／Ｄ変換回路のいずれか一つと冗長Ａ／Ｄ変換回路を入れ替え、新しく割り付けられた主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し、新しく割り付けられた冗長Ａ／Ｄ変換回路が校正される。
【選択図】図１

Description

本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置に関する。特に、複数の低速なＡ／Ｄ変換回路を予め決められた順序の繰り返しで並列動作させるアナログ−デジタル変換するタイムインターリーブ（時間インターリーブ）方式のＡ／Ｄ変換装置及びその校正に関する。

近年、デジタル技術の発達は目覚しく、それに伴いアナログ信号からデジタル信号への変換するＡ／Ｄ変換装置の高速化、高精度化への要求がますます高まってきている。Ａ／Ｄ変換装置の高速化を実現するための１つの技術として、複数の低速なサンプリング動作をするＡ／Ｄ変換回路を予め決められた順番で動作させ、複数のＡ／Ｄ変換回路全体として等価的に高速サンプリングを実現するタイムインターリーブ方式が挙げられる。しかし、複数のＡ／Ｄ変換回路によって処理を行うＡ／Ｄ変換装置は各変換回路間の利得及びオフセット等の誤差成分（バラツキ）がノイズや歪を増加させ、Ａ／Ｄ変換装置全体としての変換精度を劣化させるという問題がある。

回路間の利得及びオフセット誤差成分を校正する手段としては、例えば特許文献１に開示された技術がある。特許文献１の校正方法は、校正用のトレーニング信号として、正弦波を発生させる手段を具備しており、この正弦波信号を使って複数のＡ／Ｄ変換手段毎に、一連の変換データにサインカーブフィッティングを行って、利得、オフセットなどの校正値を求めて校正メモリに格納する。そして通常のＡ／Ｄ変換時には、この校正メモリに格納された校正値に従ってデータを校正するものである。しかし、この様な回路構成では、例えば、電源変動、使用温度変化、経年変化等により回路特性が変化した場合に対応するには、一旦通常のＡ／Ｄ変換処理を停止し、校正のための期間を設ける必要があり、通信機器のように、正確性が連続的に確保される必要がある装置の場合は不向きである。つまり、通信機器などに用いるには、本来のＡ／Ｄ変換動作を停止することなく、（バックグラウンドで）アダプティブに校正する手段を必要とする。

また、タイムインターリーブ動作するＡ／Ｄ変換回路をアダプティブに校正する方法としては、例えば特許文献２に開示された技術がある。特許文献２ではタイムインターリーブ動作するＡ／Ｄ変換回路とは別に、タイムインターリーブ時に得られる等価的なサンプリング速度と同じ速度で動作する高速かつ粗精度なＡ／Ｄ変換回路を用意する。この別に用意したＡ／Ｄ変換回路の出力を参照信号（教師信号）とする適応信号処理によって補数係数を算出し、タイムインターリーブ動作するＡ／Ｄ変換回路の出力値の補正を行う手段が紹介されている。しかし、そもそもインターリーブ方式を採用する大きな理由の１つとしては、Ａ／Ｄ変換回路単体では所望の高速性が実現できないために、タイムインターリーブ方式を採用しているのであり、特許文献２で紹介されるような、タイムインターリーブ時に得られる等価的なサンプリング速度と同じ速度で動作する高速なＡ／Ｄ変換回路を実現すること自体が困難な場合が多い。たとえ出来たとしても、高速動作を実現するためには消費電力が著しく増加する。

特開２００３−１３３９５４号公報 特開２００７−１５０６４０号公報

本発明は、上述した背景に鑑みなされたものであり、その目的は、タイムインターリーブ動作する複数のＡ／Ｄ変換回路の回路間の特性誤差（特性バラツキ）をアダプティブに校正し、Ａ／Ｄ変換装置全体としての変換誤差を低減し高精度化を図るものである。さらには、回路規模の増大ならびに消費電力増大を抑えつつ、バックグラウンドでＡ／Ｄ変換装置の校正を実現する手段・方法を提供することである。

本発明の１つの観点によれば、それぞれが異なるサンプリングタイミングでデジタル信号に変換するタイムインターリーブ動作するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、１個の冗長Ａ／Ｄ変換回路と、校正用信号発生器と、前記校正用信号発生器から発生される校正信号を用いて冗長Ａ／Ｄ変換回路のパラメータを調整して校正する校正用制御回路とを備え、前記主信号用Ａ／Ｄ変換回路及び冗長Ａ／Ｄ変換回路は実質的に同一なＡ／Ｄ変換特性を有し、前記主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、前記冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正され、さらに、前記主信号用Ａ／Ｄ変換回路のいずれか一つと前記冗長Ａ／Ｄ変換回路を入れ替え、Ｎ個の主信号用Ａ／Ｄ変換回路と１個の冗長Ａ／Ｄ変換回路とを新しく割り付け、新しく割り付けられた主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、新しく割り付けられた冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正され、これを順次繰り返して前記Ａ／Ｄ変換回路すべてを校正することを、定期的もしくは不定期的に行うＡ／Ｄ変換装置が得られる。

また本発明の別の観点によれば、それぞれが異なるサンプリングタイミングでデジタル信号に変換するタイムインターリーブ動作するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、１個の冗長Ａ／Ｄ変換回路と、校正用信号発生器と、前記校正用信号発生器から発生される校正信号を用いて冗長Ａ／Ｄ変換回路のパラメータを調整して校正する校正用制御回路とを備え、前記主信号用Ａ／Ｄ変換回路及び冗長Ａ／Ｄ変換回路は実質的に同一なＡ／Ｄ変換特性を有し、前記主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、前記冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正される第１の校正ステップと、前記主信号用Ａ／Ｄ変換回路のいずれか一つと前記冗長Ａ／Ｄ変換回路を入れ替え、Ｎ個の主信号用Ａ／Ｄ変換回路と１個の冗長Ａ／Ｄ変換回路とを新しく割り付け、新しく割り付けられた主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、新しく割り付けられた冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正される第２の校正ステップと、さらに、前記第１の校正ステップにおいて主信号用Ａ／Ｄ変換回路に割り付けられたＡ／Ｄ変換回路の全てが校正されるまで前記第２の校正ステップを繰り返す第３の校正ステップと、を有するＡ／Ｄ変換装置の校正方法が得られる。

本発明によれば、Ａ／Ｄ変換装置としてタイムインターリーブ動作しながら、そのバックグランドで校正動作が可能なＡ／Ｄ変換装置が得られる。複数の低速Ａ／Ｄ変換回路を、それぞれ異なるサンプリングタイミングでデジタル信号に順次変換して等価的にサンプリング速度を上げることができる。各Ａ／Ｄ変換回路の回路間の特性誤差（特性バラツキ）をアダプティブに校正し、Ａ／Ｄ変換装置全体としての変換誤差を低減し高精度化が可能となる。

さらには、冗長Ａ／Ｄ変換回路を１つだけ追加するだけなので、回路規模の増大ならびに消費電力の増大を抑えつつ、バックグラウンドでＡ／Ｄ変換装置の校正を実現することが可能となる。特に、超高速Ａ／Ｄ変換回路のようなタイムインターリーブ数が多いＡ／Ｄ変換装置ほど、冗長Ａ／Ｄ変換回路及びその校正回路のオーバーヘッドの割合は小さくなり、本発明の効果が増してくる。

本発明の原理を説明するＡ／Ｄ変換装置の構成ブロック図である。 図１における４相クロックのタイミングチャート図である。 本発明第１の実施例におけるＡ／Ｄ変換装置の構成ブロック図である。 本発明における各スイッチの接続状態を示すタイミングチャート図である。 本発明における各スイッチの接続状態を示す別のタイミングチャート図である。 本発明第２の実施例におけるＡ／Ｄ変換装置の構成ブロック図である。

（第１の実施の形態）
第１の実施の形態として、本発明のタイムインターリーブ方式のＡ／Ｄ変換装置の原理的な内容を説明する。図１に本発明の原理的なＡ／Ｄ変換装置の構成ブロック図、図２にタイムインターリーブ方式のＡ／Ｄ変換装置における４相クロック（ＣＬＫ１〜ＣＬＫ４）のタイミングチャート図を示す。

図１に示すＡ／Ｄ変換装置は、Ｎ＋１（Ｎは２以上の整数）個の低速Ａ／Ｄ変換回路と、デジタル処理部と、校正用信号発生器と、校正用制御回路と、各Ａ／Ｄ変換回路への入出力信号を切り換えるためのスイッチ群から構成される。本発明の図１においては、タイムインターリーブ動作するＡ／Ｄ変換回路の数は、Ｎ＝４として示しているが、タイムインターリーブ動作するＡ／Ｄ変換回路の数（Ｎ）は、特に限定されるものではない。

図１には、Ｎ＝４として、タイムインターリーブ動作を行う４個のＡ／Ｄ変換回路１０１〜１０４と、更に校正動作を行う一つの冗長Ａ／Ｄ変換回路１０５の合計５個の低速Ａ／Ｄ変換器を備なえたタイムインターリーブＡ／Ｄ変換装置を示す。デジタル処理部２００は、タイムインターリーブ動作の各Ａ／Ｄ変換回路からのＡ／Ｄ変換出力１５１〜１５４を束ねて一つのＡ／Ｄ変換結果としてＡ／Ｄ変換出力１５０を出力する。校正用信号発生器３００は、校正用の校正信号３０１を発生させ、校正動作用の冗長Ａ／Ｄ変換回路１０５に出力する。冗長Ａ／Ｄ変換回路１０５は、既知の校正信号３０１をサンプリングし、Ａ／Ｄ変換出力１５５を校正用制御回路４００へと受け渡す。

校正用制御回路４００は、既知である校正信号３０１とＡ／Ｄ変換出力１５５とを比較する。ここで例えば校正用制御回路４００には、既知である校正信号３０１が正しく変換されたデジタルデータが記憶されており、この記憶された校正信号３０１のデジタルデータとＡ／Ｄ変換出力１５５とを比較するようにすればよい。この比較した両者の誤差が最小になるよう、校正動作用の冗長Ａ／Ｄ変換回路１０５の各調整パラメータ（例えば利得、オフセット、帯域）を調整し、精度良く校正するための調整信号を冗長Ａ／Ｄ変換回路に出力する。

スイッチは、各Ａ／Ｄ変換回路１０１〜１０５への入出力信号及び制御信号を切り換え、各Ａ／Ｄ変換回路を、タイムインターリーブ動作用又は校正動作用に割り付ける。入力信号スイッチ１１１〜１１５は、Ａ／Ｄ変換回路１０１〜１０５への入力として、入力信号１００又は校正信号３０１に切り替え入力する入力信号スイッチである。出力信号スイッチ１２１〜１２５は、各Ａ／Ｄ変換回路１０１〜１０５からの出力を、デジタル処理部２００又は校正用制御回路４００に切り替え出力する出力信号スイッチである。クロックスイッチ１３１〜１３５は、各Ａ／Ｄ変換回路１０１〜１０５へのクロックとして、４相クロック（ＣＬＫ１〜ＣＬＫ４）のいずれかを切り替え入力する。調整信号スイッチ１４１〜１４５は、校正用制御回路４００からの調整信号を校正動作用の冗長Ａ／Ｄ変換回路に出力するため接続し、タイムインターリーブ動作のＡ／Ｄ変換回路には出力しないように未接続（オープン）に切り替える信号スイッチである。

最初に、図１に示すようにＡ／Ｄ変換回路１０１〜１０４はインターリーブ動作するＡ／Ｄ変換回路、Ａ／Ｄ変換回路１０５は校正動作する冗長Ａ／Ｄ変換回路として割り当てる。そして、インターリーブ動作するＡ／Ｄ変換回路１０１〜１０４の入力信号スイッチ、出力信号スイッチ、クロックスイッチ及び調整信号スイッチは、それぞれ次のように接続する。入力信号スイッチ１１１〜１１４は入力信号１００側に接続する。出力信号スイッチ１２１〜１２４はデジタル処理部２００側に接続する。クロックスイッチ１３１〜１３４は順に４相クロックのＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４側に接続する。調整信号スイッチ１４１〜１４４は未接続としオープンとする。

校正動作する冗長Ａ／Ｄ変換回路として割り当てられたＡ／Ｄ変換回路１０５の入力信号スイッチ、出力信号スイッチ、クロックスイッチ及び調整信号スイッチは、それぞれ次のように接続する。入力信号スイッチ１１５は校正信号３０１側に接続する。出力信号スイッチ１２５は校正用制御回路４００側に接続する。クロックスイッチ１３５は４相クロックのＣＬＫ１側に接続する。調整信号スイッチ１４５は校正用制御回路４００からの調整出力１６５をＡ／Ｄ変換回路１０５に接続する。

以上の各スイッチの接続によりＡ／Ｄ変換回路１０１〜１０４は、入力信号１００、デジタル処理部２００に接続され、それぞれ位相が異なる４相のクロック（ＣＬＫ１〜ＣＬＫ４）でインターリーブ動作する。４相のクロック（ＣＬＫ１〜ＣＬＫ４）は、図２に示すように９０度ずつ位相が異なるクロックを用いることができる。そして、各Ａ／Ｄ変換出力１５１〜１５４をデジタル処理部２００にて束ねて、４つのＡ／Ｄ変換回路全体としてサンプリング周波数が４倍のタイムインターリーブＡ／Ｄ変換装置として動作させることができる。

ただし、この段階では、各Ａ／Ｄ変換回路１０１〜１０４は、ＬＳＩ製造時の回路バラツキ等によって、利得、オフセット、帯域などＡ／Ｄ変換回路としての特性がバラついており、Ａ／Ｄ変換回路単体としての精度が保証されていないだけでなく、それによってタイムインターリーブＡ／Ｄ変換装置全体としての精度が劣化している。

一方で、校正動作する冗長Ａ／Ｄ変換回路１０５は、校正用信号発生器３００ならびに校正用制御回路４００に接続される。そして冗長Ａ／Ｄ変換回路１０５は入力信号をサンプリングする代わりに、校正用信号発生器３００から発生された既知の校正信号３０１をサンプリングし、変換結果をＡ／Ｄ変換出力１５５として校正用制御回路４００へと受け渡す。校正用制御回路４００は、既知の校正信号３０１のデータとＡ／Ｄ変換されたＡ／Ｄ変換出力１５５とを比較して、その誤差が最小になるよう、調整信号１６５を出力する。Ａ／Ｄ変換回路１０５は、調整信号１６５によりＡ／Ｄ変換回路１０５の各調整パラメータ（例えば利得、オフセット、帯域）を調整し、精度良く校正することができる。Ａ／Ｄ変換回路１０５は、その校正された状態を保持する。

次にタイムインターリーブ動作させているＡ／Ｄ変換回路１０１を冗長Ａ／Ｄ変換回路、校正済みのＡ／Ｄ変換回路１０５をタイムインターリーブ動作させるＡ／Ｄ変換回路として割り当てられるように、それぞれ入出力の接続をスイッチで切り換える。

新たに冗長Ａ／Ｄ変換回路に割り付けられるＡ／Ｄ変換回路１０１の入力信号スイッチ、出力信号スイッチ、クロックスイッチ及び調整信号スイッチは、それぞれ次のように切り換え接続する。入力信号スイッチ１１１は校正信号３０１側に接続する。出力信号スイッチ１２１は校正用制御回路４００側に接続する。クロックスイッチ１３１はクロックの位相を遅らし４相クロックのＣＬＫ２側に接続する。調整信号スイッチ１４１は校正用制御回路４００からの調整出力１６１をＡ／Ｄ変換回路１０１に接続する。

新たにタイムインターリーブ動作用のＡ／Ｄ変換回路に割り付けられるＡ／Ｄ変換回路１０５の入力信号スイッチ、出力信号スイッチ、クロックスイッチ及び調整信号スイッチは、それぞれ次のように切り換え接続する。入力信号スイッチ１１５は入力信号１００側に接続する。出力信号スイッチ１２５はデジタル処理部２００側に接続する。クロックスイッチ１３５は、４相クロックのＣＬＫ１側に接続したままである。調整信号スイッチ１４５は未接続としオープンとする。

このように、スイッチによりＡ／Ｄ変換回路の入出力を切り換え、タイムインターリーブ動作させるＡ／Ｄ変換回路１０２〜１０５、校正動作させる冗長Ａ／Ｄ変換回路１０１とそれぞれのＡ／Ｄ変換回路を割り付ける。Ａ／Ｄ変換回路１０２〜１０５がタイムインターリーブ動作し、Ａ／Ｄ変換回路１０１が校正動作することになる。すると今度はＡ／Ｄ変換回路１０１が冗長Ａ／Ｄ変換回路となり、前述のＡ／Ｄ変換回路１０５と同様に、校正用信号発生器からの校正信号と校正用制御回路を用いてＡ／Ｄ変換回路１０１を校正する。Ａ／Ｄ変換回路１０１は、その校正された状態を保持する。

そして、今度はさらタイムインターリーブ動作させているＡ／Ｄ変換回路１０２を冗長Ａ／Ｄ変換回路、校正済みのＡ／Ｄ変換回路１０１をタイムインターリーブ動作させるＡ／Ｄ変換回路として割り当てられるように、それぞれ入出力の接続をスイッチで切り換える。

冗長Ａ／Ｄ変換回路に割り付けられたＡ／Ｄ変換回路１０２のスイッチを切り換える。入力信号スイッチ１１２は校正信号３０１側に接続する。出力信号スイッチ１２２は校正用制御回路４００側に接続する。クロックスイッチ１３２はクロックの位相を遅らし４相クロックのＣＬＫ３側に接続する。調整信号スイッチ１４２は校正用制御回路４００からの調整出力１６１をＡ／Ｄ変換回路１０１に接続する。

タイムインターリーブ動作用のＡ／Ｄ変換回路に割り付けられたＡ／Ｄ変換回路１０１のスイッチは、それぞれ次のように接続する。入力信号スイッチ１１１は入力信号１００側に接続する。出力信号スイッチ１２１はデジタル処理部２００側に接続する。クロックスイッチ１３１は、そのまま４相クロックのＣＬＫ２側に接続する。調整信号スイッチ１４１は未接続としオープンとする。

このように、スイッチによりＡ／Ｄ変換回路の入出力を切り換え、タイムインターリーブ動作させるＡ／Ｄ変換回路１０１、１０３〜１０５、校正動作させる冗長Ａ／Ｄ変換回路１０２とそれぞれのＡ／Ｄ変換回路を割り付ける。すると今度はＡ／Ｄ変換回路１０２が冗長Ａ／Ｄ変換回路となり、前述と同様に、校正用信号発生器からの校正信号と校正用制御回路を用いてＡ／Ｄ変換回路１０２を校正する。これを繰り返し行うことで、Ａ／Ｄ変換回路１０３、Ａ／Ｄ変換回路１０４と順次５つのＡ／Ｄ変換回路を校正することになる。校正されたＡ／Ｄ変換回路のそれぞれは、次に調整信号により校正されるまで、その校正された状態を保持する。

このように、複数のＡ／Ｄ変換回路は、接続スイッチの切り換えによりタイムインターリーブ動作させるＡ／Ｄ変換回路と、校正動作させる冗長Ａ／Ｄ変換回路とに自由に割り当てる。従って複数のＡ／Ｄ変換回路は、同一のＡ／Ｄ変換特性、或いは実質的に同一なＡ／Ｄ特性を有するＡ／Ｄ変換回路となるように設計、配置することが望ましい。ここで同一特性、或いは実質的に同一な特性とは、入力された一つのアナログ信号値に対し、それぞれのＡ／Ｄ変換回路から出力されるデジタル変換信号が同じデジタル信号値であり、かつその値が正常な既知の値と同じであることを意味するものである。すなわち、一定の電圧値内のアナログ信号に対しては、同一のデジタル信号値を出力する特性を有することである。

上記のように、本発明によれば、入力信号のＡ／Ｄ変換動作を停止することなく、バックグラウンドで５つのＡ／Ｄ変換回路を校正することができ、ＬＳＩ製造バラツキなどによる特性劣化を改善し、高精度なタイムインターリーブＡ／Ｄ変換装置が得られる。また、本発明によれば、通信機器に代表される正確性が連続的に確保される必要がある装置において、電源変動や、温度変動、経年劣化などの変動に対しても、常にバックグラウンドで校正を行うことが可能であるため、高精度なＡ／Ｄ変換装置が得られる。

（第１の実施例）
次に本発明の具体的な実施例について図面を参照して詳細に説明する。図３に本発明の第１の実施例におけるＡ／Ｄ変換装置の構成ブロック図を示す。また、図４、５に本発明におけるＡ／Ｄ変換回路の各スイッチの接続状態のタイミングチャート例をそれぞれ示す。ここでは図３に示すＡ／Ｄ変換装置は、図１におけるＡ／Ｄ変換装置の構成と、使用する４相クロックとは同じであり、その校正用信号発生器３００、校正用制御回路４００を、より具体化したものである。従って図３に示すＡ／Ｄ変換装置は、図１のＡ／Ｄ変換装置の構成ブロック図における構成要素と同じ符号を用いることにする。図４、５のタイミングチャートには、各Ａ／Ｄ変換回路の動作状態、と各スイッチの接続状態を示す。図４、５に示すタイミングチャートの各インターバルは、タイムインターリーブ動作状態を実線、校正動作状態を破線として示している。また、タイミングチャートの各インターバルは、その期間は特に限定されるものではなく、任意に設定することができる。

Ａ／Ｄ変換回路１０１〜１０５の入出力は、入力信号スイッチ１１１〜１１５、出力信号スイッチ１２１〜１２５、クロックスイッチ１３１〜１３５、調整信号スイッチ１４１〜１４５により切り替えられ、タイムインターリーブ動作状態（Ａ）又は校正動作状態（Ｂ）となる。入力信号スイッチ１１１〜１１５は、タイムインターリーブ動作状態では入力信号１００側、校正動作状態では校正信号３０１側に接続される。出力信号スイッチ１２１〜１２５は、タイムインターリーブ動作状態ではデジタル処理部２００側、校正動作状態では校正用制御回路４００側に接続される。クロックスイッチ１３１〜１３５は、４相クロックＣＬＫ１〜４を選択し、校正動作状態に切り換えられるときに、クロックの位相を進めている。タイムインターリーブ動作状態では、クロック位相はそのままとし、校正されたときのクロックを使用し、その校正状態を保持し、Ａ／Ｄ変換を行う。調整信号スイッチ１４１〜１４５は、タイムインターリーブ動作状態ではオープン（未接続：ｏｐｅｎ）、校正動作状態では校正用制御回路４００側に接続され、調整信号によりＡ／Ｄ変換回路を校正する。

第１の実施例では、上述した実施の形態と同様に、最初のインターバルではＡ／Ｄ変換回路１０１〜１０４がタイムインターリーブ動作用のＡ／Ｄ変換回路、Ａ／Ｄ変換回路１０５が校正動作用の冗長Ａ／Ｄ変換回路になるように割り当てる。さらに次のインターバルでは、Ａ／Ｄ変換回路１０１が校正動作用の冗長Ａ／Ｄ変換回路に割り当てられ、残りのＡ／Ｄ変換回路１０２〜１０５がタイムインターリーブ動作用となる。このように順次、冗長Ａ／Ｄ変換回路をＡ／Ｄ変換回路１０５→１０１→１０２→１０３→１０４と切り替えられ、５つの全てのＡ／Ｄ変換回路を校正する。全て校正済みのＡ／Ｄ変換回路によりタイムインターリーブ方式のＡ／Ｄ変換装置を構成することができる。

まず、タイムインターリーブ動作するＡ／Ｄ変換回路１０１〜１０４におけるスイッチの接続状態を説明する。入力信号スイッチ１１１〜１１４は入力信号１００側に、出力信号スイッチ１２１〜１２４はデジタル処理部２００側に、クロックスイッチ１３１〜１３４はそれぞれＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４へと接続、調整信号スイッチ１４１〜１４４はオープンとする。これらの接続によりＡ／Ｄ変換回路１０１〜１０４がタイムインターリーブ動作し、入力信号１００をＡ／Ｄ変換することで、全体としてクロック周波数の４倍のサンプリング周波数をもったＡ／Ｄ変換装置を構成する。

次に、校正動作用の冗長Ａ／Ｄ変換回路１０５におけるスイッチの接続状態を説明する。入力信号スイッチ１０５は調整信号発生器の校正信号３０１側に、出力信号スイッチ１２５と調整信号スイッチ１４５は校正用制御回路４００側に、クロックスイッチ１３５はＣＬＫ１へと接続し、Ａ／Ｄ変換回路１０５を冗長Ａ／Ｄ変換として動作させる。そして校正用信号発生器３００として正弦波発生器を用い、既知の正弦波を発生させて校正信号３０１としてＡ／Ｄ変換回路１０５へ送る。Ａ／Ｄ変換回路１０５は校正信号３０１をＣＬＫ１のタイミングでサンプリングし、Ａ／Ｄ変換を行い、その結果をＡ／Ｄ変換出力１５５として校正用制御回路４００へと受け渡す。

校正用制御回路４００は、Ａ／Ｄ変換回路１０５からのＡ／Ｄ変換出力１５５を受け、それを高速フーリエ変換（ＦＦＴ）して校正信号３０１の周波数成分と、歪み成分に分け、全高調波歪み率（ＴＨＤ）あるいはスプリアスフリーダイナミックレンジ（ＳＦＤＲ）などに代表されるＡ／Ｄ変換回路１０５の歪み特性を求める。そして、校正用制御回路４００は、この歪み特性が最小（最良）になるよう、Ａ／Ｄ変換回路１０５のパラメータ（例えば、利得、オフセット、帯域など）を調整し、Ａ／Ｄ変換回路１０５を校正する。

これらの校正方法としては、いくつかの方法がある。例えば校正用制御回路４００には、Ａ／Ｄ変換回路のパラメータを調整するため、あらかじめ校正信号３０１の標準デジタル変換データと、その標準デジタル変換データとの差異に対するパラメータの校正方法が記録保存されている。この標準デジタル変換データとＡ／Ｄ変換出力１５５とを比較し、両者の差異に対し、パラメータの校正方法を用いてＡ／Ｄ変換回路１０５のパラメータを校正することができる。また校正信号３０１が正弦波であり、周波数が既知の単一周波数であれば、周波数スペクトラムを用いてＡ／Ｄ変換回路１０５のパラメータを校正することもできる。

このように、Ａ／Ｄ変換回路１０１〜１０４がタイムインターリーブ動作し、そのバックグラウンドで、Ａ／Ｄ変換回路１０５が校正される。Ａ／Ｄ変換回路１０５は、次回校正されるまで、この校正された状態を保持する。

次のインターバルでは、Ａ／Ｄ変換回路１０５とＡ／Ｄ変換回路１０１とを入れ替え、Ａ／Ｄ変換回路１０５をタイムインターリーブ動作するＡ／Ｄ変換回路に、Ａ／Ｄ変換回路１０１を校正動作する冗長Ａ／Ｄ変換回路に割り当てる。Ａ／Ｄ変換回路１０１に対し、入力信号スイッチ１１１は校正用信号発生器からの校正信号３０１側へ、出力信号スイッチ１２１、調整信号スイッチ１４１は校正用制御回路４００側へ、クロックスイッチ１３１はＣＬＫ２へ、切り替える。またＡ／Ｄ変換回路１０５に対し、入力信号スイッチ１１５は入力信号１００側へ、出力信号スイッチ１２５はデジタル処理部２００側へ、調整信号スイッチ１４５はオープンに切り替える。

これらのスイッチの切り換えにより、Ａ／Ｄ変換回路１０１が冗長Ａ／Ｄ変換回路となり、Ａ／Ｄ変換回路１０５がタイムインターリーブ動作するＡ／Ｄ変換回路となる。Ａ／Ｄ変換回路１０２、１０３、１０４、１０５がタイムインターリーブ動作し、入力信号１００のＡ／Ｄ変換動作が継続して行われる。そのバックグラウンドで、Ａ／Ｄ変換回路１０１の校正動作が行われる。このようなＡ／Ｄ変換回路の切り換え動作を繰り返し行うことで、入力信号のＡ／Ｄ変換動作を継続しながら、そのバックグラウンドで、それぞれ冗長Ａ／Ｄ変換回路に割り付けられたＡ／Ｄ変換回路を校正することができる。このように図４のタイミングチャートに示すように、５つのインターバルで５個のＡ／Ｄ変換回路を校正することができる。

また、もし冗長Ａ／Ｄ変換回路とタイムインターリーブしているＡ／Ｄ変換回路の入れ替えが瞬時にできない場合は、校正動作期間の一部にタイムインターリーブ期間を食い込ませるようにしてもよい。図５に、そのタイミングチャートを示す。これにより、入力信号の変換動作を途切らすことなく、２つのＡ／Ｄ変換回路の入れ替えをスムースに行うことができる。

図５に示すタイミングチャートは、図４に比較して、Ａ／Ｄ変換回路のスイッチ切り替えタイミングを一部異ならせている。校正動作用の冗長Ａ／Ｄ変換回路は、校正期間中で、校正動作が完了した時刻において、入力信号スイッチと調整信号スイッチとをタイムインターリーブ動作用の接続に切り替える。そのＴ１時刻後に、１つのタイムインターリーブ動作用のＡ／Ｄ変換回路を校正動作用の冗長Ａ／Ｄ変換回路となるように各スイッチを切り換える。そのとき同時に校正動作用の冗長Ａ／Ｄ変換回路の残りの出力信号スイッチとクロックスイッチとをタイムインターリーブ動作用の接続に切り替える。

校正動作中の冗長Ａ／Ｄ変換回路は、タイムインターリーブ動作用に切り替えられる前の時刻Ｔ１で、入力スイッチが入力信号１００側に、調整信号スイッチがオープンに切り替えられ、入力信号１００のＡ／Ｄ変換を開始する。このように校正動作用からタイムインターリーブ動作用に切り替えられるＡ／Ｄ変換回路は、前もって入力信号が切り替えられ、タイムインターリーブ動作の準備を行うことになる。従ってＡ／Ｄ変換回路の割り当てが変更されたタイミングでは、瞬時に入力信号１００の正しいＡ／Ｄ変換出力を出力することができる。

Ａ／Ｄ変換装置のＡ／Ｄ変換動作は、瞬時も途切れることなく継続させる必要がある。しかしながら、Ａ／Ｄ変換動作のバックグラウンドとして行われる校正動作は、１度校正された後は、その校正状態を保持することで、校正動作を中断することができる。そのため図５のタイミングチャートは、校正動作が完了した校正期間の後半の期間に、入力信号を切り替えＡ／Ｄ変換動作に移行し、瞬時のＡ／Ｄ変換回路の入れ替えを可能とするものである。その他の動作は、図４と同様であり、理解できることから、その説明は省略する。このように図５に示すタイミングチャートにおいても、校正動作用の冗長Ａ／Ｄ変換回路として順次割り付けることで、全てのＡ／Ｄ変換回路を校正することができる。

本実施例のＡ／Ｄ変換装置は、タイムインターリーブ動作するＮ個（本実施例ではＮは４）の主信号用Ａ／Ｄ変換回路と、１個の冗長Ａ／Ｄ変換回路と、を備える。主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換し、そのバックグランドで、冗長Ａ／Ｄ変換回路が校正用制御回路からの調整信号により校正される。さらに、主信号用Ａ／Ｄ変換回路のいずれか一つと冗長Ａ／Ｄ変換回路を入れ替え、Ａ／Ｄ変換回路の割り付けを替える。新しく割り付けられたＮ個の主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、新しく割り付けられた冗長Ａ／Ｄ変換回路が校正される。これを順次繰り返してＡ／Ｄ変換回路すべてを校正することができる。すべてのＡ／Ｄ変換回路が校正されれば、結果としてタイムインターリーブ動作するＡ／Ｄ変換装置全体としての精度が校正され、高速かつ高精度なＡ／Ｄ変換装置を実現することが可能となる。

また、回路規模としても、冗長Ａ／Ｄ変換回路を１つだけ追加するだけなので、Ａ／Ｄ変換装置全体としても、回路面積、消費電力を極端に増加させることはない。特に超高速Ａ／Ｄ変換回路のようなタイムインターリーブ数が多いＡ／Ｄ変換装置ほど、冗長Ａ／Ｄ変換回路及びその校正回路のオーバーヘッドの割合は小さくなり、本発明の効果が増してくる。なお、本図面の説明では、説明簡略化のため、タイムインターリーブ数は４であるが、本発明の構成はＮ＝４に限ったものではない。

また、校正動作は常時行う必要はなく、必要に応じて適時行うことができ、各Ａ／Ｄ変換回路を切り換える周期（インターバル）は、定期的でも不定期的でもどちらでもよく、Ａ／Ｄ変換回路を切り換える順番も、特に制約はない（ローテーションでも良いし、ランダムに切り換えても良い）。更には、冗長Ａ／Ｄ変換回路、校正用信号発生器、及び校正用制御回路は、非動作時には電源からは電気的に分離し、消費電力を抑えることも可能である。

（第２の実施例）
次に第２の実施例について図面を参照して詳細に説明する。図６に本発明の第２の実施例におけるＡ／Ｄ変換装置の構成ブロック図を示す。図６に示すＡ／Ｄ変換装置は、図１及び図３のＡ／Ｄ変換装置に比較し、校正用信号発生器３００と校正用制御回路４００とを構成する具体的回路構成が異なっているが、その目的は同じであり、同じ構成要素として同じ符号を用いることにする。また第２の実施例においても、第１の実施例と同様に、図２の４相クロック、図４、５のタイミングチャートに従って動作し、タイムインターリーブ動作及び校正動作用に割り付けられるＡ／Ｄ変換回路の順番も同一であるとする。

図６に示すＡ／Ｄ変換装置は、校正用信号発生器３００として、Ａ／Ｄ変換回路１０１〜１０５よりも高精度なＤ／Ａ変換回路から構成されている。高精度なＤ／Ａ変換回路にはデジタル校正信号３０２が入力され、Ｄ／Ａ変換したアナログ校正信号３０１を、冗長Ａ／Ｄ変換回路１０５に出力する。このＤ／Ａ変換回路が高精度であることから、アナログ校正信号３０１の精度は高く、冗長Ａ／Ｄ変換回路からのデジタル変換出力１５５の精度も高くなり、校正動作がより精確で行えることになる。

第１の実施例では正弦波を校正信号として使用しているが、第２の実施例ではＤ／Ａ変換回路を用い、デジタル校正信号３０２のアナログ変換校正信号３０１を生成するとともに、デジタル校正信号３０２を直接校正用制御回路４００に比較用基準信号として入力する。従って校正用制御回路４００には、校正信号３０１の標準デジタル変換データは不要であり、前もって既知の標準デジタル変換データを記憶する必要がなくなる。そのため校正信号として自由な信号パターンを採用できる。このように校正用信号発生器３００として、Ｄ／Ａ変換回路を用いる場合（Ｄ／Ａ変換回路の性能にも依存するが）、例えば疑似ランダムビット列（ＰＲＢＳ）パターンのような、より実際の信号に似通った信号を用いて校正することにより、単一正弦波で校正するよりも、より高精度な校正を行うことが可能となる。

校正用制御回路４００は、基準信号としてのデジタル校正信号３０２と、冗長Ａ／Ｄ変換回路１０５によって変換されたＡ／Ｄ変換出力１５５とが入力される。校正用制御回路４００では、入力されたデジタル校正信号３０２と、Ａ／Ｄ変換出力１５５とが比較され、その差分が検出される。校正用制御回路４００には、Ａ／Ｄ変換回路のパラメータを調整するためのパラメータ校正方法のデータベースが記憶保存されており、デジタル校正信号３０２と、Ａ／Ｄ変換出力１５５とを比較して、その差分が最小となるよう、冗長Ａ／Ｄ変換回路のパラメータを調整する。そのため、校正用制御回路４００では、ＦＦＴなどの複雑な演算をする必要は無く、パラメータ校正方法のデータベースのみが記憶されているだけで良い。

第２の実施例は、第１の実施例と比較し、校正用信号発生器３００と校正用制御回路４００が異なるのみであり、異なる部分の動作は上記したとおりである。その他の動作は第１の実施例と同様に、スイッチの接続を行い、タイムインターリーブ動作用及び校正動作用のＡ／Ｄ変換回路を割り付ける。校正動作用の冗長Ａ／Ｄ変換回路を順次割り付け、全てのＡ／Ｄ変換回路を校正することができる。これらの動作は第１の実施例と同様であることからその説明は省略する。

本実施例によれば、校正用信号発生器としてＤ／Ａ変換回路を用い、校正用制御回路はデジタル校正信号と冗長Ａ／Ｄ変換回路からの出力信号とが入力されることで調整信号を生成し、冗長Ａ／Ｄ変換回路を校正することができる。このようにＡ／Ｄ変換装置としてタイムインターリーブ動作しながら、そのバックグランドで校正動作が可能なＡ／Ｄ変換装置が得られる。

本発明のＡ／Ｄ変換装置は、タイムインターリーブ動作するＮ個の主信号用Ａ／Ｄ変換回路と、１個の冗長Ａ／Ｄ変換回路と、を備える。主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換し、そのバックグランドで、冗長Ａ／Ｄ変換回路が校正用制御回路からの調整信号により校正される。さらに、主信号用Ａ／Ｄ変換回路のいずれか一つと冗長Ａ／Ｄ変換回路を入れ替え、Ａ／Ｄ変換回路の割り付けを替える。新しく割り付けられたＮ個の主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、新しく割り付けられた冗長Ａ／Ｄ変換回路が校正される。これを順次繰り返してＡ／Ｄ変換回路すべてを校正することができる。すべてのＡ／Ｄ変換回路が校正されれば、結果としてタイムインターリーブ動作するＡ／Ｄ変換装置全体としての精度が校正され、高速かつ高精度なＡ／Ｄ変換装置を実現することが可能となる。

本発明によれば、Ａ／Ｄ変換装置としてタイムインターリーブ動作しながら、そのバックグランドで校正動作が可能なＡ／Ｄ変換装置が得られる。複数の低速Ａ／Ｄ変換回路を、それぞれ異なるサンプリングタイミングでデジタル信号に順次変換して等価的にサンプリング速度を上げることができる。各Ａ／Ｄ変換回路の回路間の特性誤差（特性バラツキ）をアダプティブに校正し、Ａ／Ｄ変換装置全体としての変換誤差を低減し高精度化が可能となる。

以上、実施形態、実施例として本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。

１００ 入力信号
１０１、１０２、１０３、１０４、１０５ Ａ／Ｄ変換回路
１１１、１１２、１１３、１１４、１１５ 入力信号スイッチ
１２１、１２２、１２３、１２４、１２５ 出力信号スイッチ
１３１、１３２、１３３、１３４、１３５ クロックスイッチ
１４１、１４２、１４３、１４４、１４５ 調整信号スイッチ
１５０、１５１、１５２、１５３、１５４、１５５ Ａ／Ｄ変換出力
１６１、１６２、１６３、１６４、１６５ 調整信号
２００ デジタル処理部
３００ 校正用信号発生器
３０１ 校正信号
３０２ デジタル校正信号
４００ 校正用制御回路

Claims (9)

1. それぞれが異なるサンプリングタイミングでデジタル信号に変換するタイムインターリーブ動作するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、１個の冗長Ａ／Ｄ変換回路と、校正用信号発生器と、前記校正用信号発生器から発生される校正信号を用いて冗長Ａ／Ｄ変換回路のパラメータを調整して校正する校正用制御回路とを備え、
   前記主信号用Ａ／Ｄ変換回路及び冗長Ａ／Ｄ変換回路は実質的に同一なＡ／Ｄ変換特性を有し、前記主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、前記冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正され、さらに、前記主信号用Ａ／Ｄ変換回路のいずれか一つと前記冗長Ａ／Ｄ変換回路を入れ替え、Ｎ個の主信号用Ａ／Ｄ変換回路と１個の冗長Ａ／Ｄ変換回路とを新しく割り付け、新しく割り付けられた主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、新しく割り付けられた冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正され、これを順次繰り返して前記Ａ／Ｄ変換回路すべてを校正することを、定期的もしくは不定期的に行うことを特徴とするＡ／Ｄ変換装置。
2. 前記校正用信号発生器は正弦波発生器であり、前記校正用制御回路は冗長Ａ／Ｄ変換回路の出力結果を高速フーリエ変換（ＦＦＴ）して歪みを検出し、冗長Ａ／Ｄ変換回路の歪み特性が最小となるよう、前記冗長Ａ／Ｄ変換回路の校正を行うことを特徴とする請求項１記載のＡ／Ｄ変換装置。
3. 前記校正用信号発生器は前記主信号Ａ／Ｄ変換回路及び冗長Ａ／Ｄ変換回路より高精度なＤ／Ａ変換回路で構成し、さらに前記校正用制御回路は前記Ｄ／Ａ変換回路の入力であるデジタル校正信号と、冗長Ａ／Ｄ変換回路からのデジタル変換出力を比較し、両者の差分が最小になるよう前記冗長Ａ／Ｄ変換回路を校正することを特徴とする請求項１記載のＡ／Ｄ変換装置。
4. 前記主信号用Ａ／Ｄ変換回路ならびに冗長Ａ／Ｄ変換回路の校正を行う調整パラメータとして、利得、オフセット、帯域を用いることを特徴とする請求項２、又は請求項３に記載のＡ／Ｄ変換装置。
5. 前記冗長Ａ／Ｄ変換回路、校正用信号発生器、及び校正用制御回路は、非動作時には電源からは電気的に分離することを特徴とする請求項１乃至請求項４のいずれかに記載のＡ／Ｄ変換装置。
6. それぞれが異なるサンプリングタイミングでデジタル信号に変換するタイムインターリーブ動作するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、１個の冗長Ａ／Ｄ変換回路と、校正用信号発生器と、前記校正用信号発生器から発生される校正信号を用いて冗長Ａ／Ｄ変換回路のパラメータを調整して校正する校正用制御回路とを備え、
   前記主信号用Ａ／Ｄ変換回路及び冗長Ａ／Ｄ変換回路は実質的に同一なＡ／Ｄ変換特性を有し、前記主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、前記冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正される第１の校正ステップと、
   前記主信号用Ａ／Ｄ変換回路のいずれか一つと前記冗長Ａ／Ｄ変換回路を入れ替え、Ｎ個の主信号用Ａ／Ｄ変換回路と１個の冗長Ａ／Ｄ変換回路とを新しく割り付け、新しく割り付けられた主信号用Ａ／Ｄ変換回路がタイムインターリーブ動作し入力信号をＡ／Ｄ変換するとともに、新しく割り付けられた冗長Ａ／Ｄ変換回路が前記校正用制御回路からの調整信号により校正される第２の校正ステップと、
   さらに、前記第１の校正ステップにおいて主信号用Ａ／Ｄ変換回路に割り付けられたＡ／Ｄ変換回路の全てが校正されるまで前記第２の校正ステップを繰り返す第３の校正ステップと、を有することを特徴とするＡ／Ｄ変換装置の校正方法。
7. 前記第１、第２、及び第３の校正ステップが定期的もしくは不定期的に行われることを特徴とする請求項６に記載のＡ／Ｄ変換装置の校正方法。
8. 前記第１、第２、及び第３の校正ステップにおける主信号用Ａ／Ｄ変換回路のいずれか一つと冗長Ａ／Ｄ変換回路との入れ替えは、同時に行われることを特徴とする請求項６、又は請求項７のいずれかに記載のＡ／Ｄ変換装置の校正方法。
9. 前記第１、第２、及び第３の校正ステップにおける主信号用Ａ／Ｄ変換回路のいずれか一つと冗長Ａ／Ｄ変換回路との入れ替えは、冗長Ａ／Ｄ変換回路に割り付けられたＡ／Ｄ変換回路の入力信号スイッチと調整信号スイッチが最初に切り替えられた後、残りの切り換えスイッチが同時に切り替えられることで、入れ替えが行われることを特徴とする請求項６、又は請求項７のいずれかに記載のＡ／Ｄ変換装置の校正方法。

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