JP5288003B2 - A/d変換装置とその補正制御方法 - Google Patents
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Description
[関連出願についての記載]
本発明は、日本国特許出願:特願2009−281887号(2009年12月11日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、アナログ信号をデジタル信号に変換するA/D変換装置に関し、特に、複数のA/D変換回路を並列動作させてアナログ−デジタル変換するタイムインターリーブ方式のA/D変換装置とその補正制御方法に関する。
本発明は、日本国特許出願:特願2009−281887号(2009年12月11日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、アナログ信号をデジタル信号に変換するA/D変換装置に関し、特に、複数のA/D変換回路を並列動作させてアナログ−デジタル変換するタイムインターリーブ方式のA/D変換装置とその補正制御方法に関する。
近年、デジタル技術の発達は目覚しく、それに伴いアナログ信号からデジタル信号への変換するA/D変換装置の高速化、高精度化への要求がますます高まってきている。A/D変換装置の高速化を実現するための1つの技術として、複数のA/D変換回路(「sub−A/D変換回路」ともいう)を予め決められた順番で巡回的に動作させ、複数のsub−A/D変換回路全体として等価的に高速サンプリングを実現するタイムインターリーブ方式のA/D変換装置が用いられている。sub−A/D変換回路の並列数をMとすると、各々のsub−A/D変換回路をfs/M[Hz]のサンプリング周波数で、それぞれ1/(fs)[sec]だけタイミング(位相)をずらしながらA/D変換動作を行わせることにより、実効的にfs[Hz]のサンプリング周波数での処理と同等のA/D変換動作を実現できる。すなわち、個々のsub−A/D変換回路のサンプリング周波数(fs/M[Hz])に対して、並列数(M)倍の高速化が可能である。
しかし、複数のsub−A/D変換回路によって処理を行うA/D変換装置は、各sub−A/D変換回路間での利得(ゲイン)、及び、オフセット、周波数特性等の誤差成分(バラツキ)が、ノイズや歪を増加させ、A/D変換装置全体としての変換精度を劣化させる。このため、並列の低速sub−A/D変換回路間の特性が均一となるように、各sub−A/D変換回路に補正を施して特性を均一化させる校正(calibration)が重要となる。
複数のsub−A/D変換回路間の利得(ゲイン)及びオフセット誤差成分を校正する手段としては、例えば特許文献1の記載が参照される。この校正方法は、校正用のトレーニング信号として正弦波を発生させ、正弦波信号を使って複数のA/D変換手段(複数のsub−A/D変換回路に対応する)毎に一連の変換データにサインカーブフィッティング(変換された波形データを正弦波に当てはめる)を行って、ゲイン、オフセット、スキューの校正値を求め、校正メモリに格納する。そして、通常のA/D変換時には、校正メモリに格納された校正値に従ってデータを校正する。あるいは、各A/D変換手段(回路)にゲイン及びオフセット校正用のハードウェア(例えばDA変換器)を備え、校正メモリからゲイン及びオフセット校正値をA/D変換回路の校正用ハードウェアに設定する。
タイムインターリーブA/D変換装置において、教師信号を用い適応処理により補正制御信号を導出し各A/D変換器(sub−A/D変換回路に対応する)のもつDCオフセッット、変換利得誤差等を補正する構成として、例えば特許文献2の記載が参照される。特許文献2には、タイムインターリーブ動作するA/D変換器(低速高分解能A/D変換器)とは別に、タイムインターリーブ時に得られる等価的なサンプリング速度と同じ速度で動作する高速・低分解能A/D変換器を備え、高速・低分解能A/D変換器の出力を変換誤差の変換基準となる教師信号とし、適応信号処理によって、補正制御信号を算出し、タイムインターリーブ動作する並列A/D変換回路の出力値の補正を行う構成が開示されている。
すなわち、サンプリング速度FS[Hz]、分解能K1[bit]のM個の第1のA/D変換器ADC0〜ADC(M−1)(低速・高分解能A/D変換器)と、サンプリング速度M×FS[Hz]、分解能K2<K1[bit]の第2のA/D変換器ADC(M)(高速・低分解能A/D変換器)とを有し、第1のA/D変換器ADC0〜ADC(M−1)はアナログ入力端子を共通に結線し、タイミング(位相)が1/FS/M[sec]ずつ遅れたM相クロックCLK0〜CLK(M−1)によってそれぞれA/D変換し、得られたデジタル信号SIG0〜SIG(M−1)を、M×FS[Hz]のクロックに同期して巡回的にマルチプレクスし、サンプリング速度M×FS[Hz]、分解能K1[bit]のデジタル信号x[n]を得る。x[n]を0,1,…,N−1サンプル遅延させたN本の信号を要素とするベクトル信号Xv[n]=(x[n],x[n−1],…,x[n−(N−1)])T(Tは転置を表す)と、N要素の重みベクトルWv[n]=(w(1),…,w(N−1),w(N))Tとの内積に基づくFIR(Finite Impulse Responce:有限インパルス応答)線形フィルタ演算、
y[n]=w(1)x[n] + w(2)x[n-1] + w(3)x[n-2] +… +w(N)x[n-(N-1)] …(1)
あるいは、FIR線形フィルタ演算に定数項w0・x0を加えた非線形フィルタ演算)
y[n]=w0x0 + w(1)x[n] + w(2)x[n-1] + w(3)x[n-2]+… +w(N)x[n-(N-1)] …(2)
によって出力信号y[n]を生成する。そして上記第2のA/D変換器ADC(M)を、上記第1のA/D変換器ADC0〜ADC(M−1)と入力端子が共通となるように結線し、教師信号d[n]を得る。
y[n]=w(1)x[n] + w(2)x[n-1] + w(3)x[n-2] +… +w(N)x[n-(N-1)] …(1)
あるいは、FIR線形フィルタ演算に定数項w0・x0を加えた非線形フィルタ演算)
y[n]=w0x0 + w(1)x[n] + w(2)x[n-1] + w(3)x[n-2]+… +w(N)x[n-(N-1)] …(2)
によって出力信号y[n]を生成する。そして上記第2のA/D変換器ADC(M)を、上記第1のA/D変換器ADC0〜ADC(M−1)と入力端子が共通となるように結線し、教師信号d[n]を得る。
上記出力信号y[n]と上記教師信号d[n]との残差信号
e[n]=d[n]−y[n]
を作り、該残差信号e[n]にゲインベクトルKv[n]を乗じたものを現在の重みベクトルWv[n]に加え,Mサンプル後の重みベクトルWv[n+M]とする。
Wv[n+M] = Wv[n] + Kv[n]×e[n] ・・・(3)
e[n]=d[n]−y[n]
を作り、該残差信号e[n]にゲインベクトルKv[n]を乗じたものを現在の重みベクトルWv[n]に加え,Mサンプル後の重みベクトルWv[n+M]とする。
Wv[n+M] = Wv[n] + Kv[n]×e[n] ・・・(3)
このゲインベクトルKv[n]は、上記ベクトル信号Xv[n]に基づき,上記残差信号e[n]の自乗平均値を最小化するように動作する適応アルゴリズム(LMS(Least Mean Square)のほかにも、例えばRLS(Recursive Least Square)アルゴリズム等)を用いて生成され、ADC0〜ADC(M−1)の持つDCオフセット、変換利得誤差、サンプリングタイミング誤差、周波数特性等を補正する。
上記特許文献1及び2の全開示内容はその引用をもって本書に繰込み記載する。
以下に、本発明者の検討結果に基づく関連技術の分析を与える。
以下に、本発明者の検討結果に基づく関連技術の分析を与える。
特許文献1等に開示された構成においては、校正用のトレーニング信号として正弦波を発生させて校正が行われるため、例えば電源変動、使用温度変化、経年変化等により回路特性が変化した場合に対応するには、一旦、通常のA/D変換処理を停止し、校正のための期間を設ける必要がある。
このように、通常のA/D変換動作を停止させて校正を行うA/D変換装置は、通信機器等のように、正確性が連続的に確保される必要がある装置には不向きである。つまり、A/D変換装置を通信機器等に用いる場合、本来のA/D変換動作を停止することなく、例えばバックグラウンドでアダプティブ(適応的)に校正する手段の実装が必要となる。
また、特許文献2には、タイムインターリーブによって得られる等価的なサンプリング速度FSと同じ速度で変換動作する高速A/D変換回路(ただし低分解能)が必要とされる。しかしながら、そもそも、インターリーブ方式を採用する大きな理由の1つは、A/D変換回路単体では所望の高速性が実現できないために、タイムインターリーブ方式を採用しているのである。したがって、タイムインターリーブによって得られる等価的なサンプリング速度FSと同じ速度で変換動作する高速A/D変換回路の実現自体が困難である場合が多い。
あるいは、タイムインターリーブによって得られる等価的なサンプリング速度と同じ速度で動作する高速A/D変換回路を実現出来たとしても、高速動作を実現するために、消費電力が著しく増加する。
したがって、本発明の目的は、高速化に対応可能とし、校正時等に運用停止を要しなくするA/D変換装置と方法を提供することにある。
また本発明は、上記目的を達成するにあたり、回路規模の増大、消費電力の増大を抑えるA/D変換装置と方法を提供するものである。
本発明によれば、並列に接続され、クロック信号をM分周し互いに前記クロック信号1サイクル分等間隔に離間したM相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換する第1乃至第M(ただし、Mは予め定められた2以上の整数)のA/D変換回路(sub−A/D変換回路)と、
前記クロック信号を(n×M+1)分周したサンプリング信号(ただし、nは予め定められた正整数)に応答してアナログ入力信号をデジタル信号に変換する参照用A/D変換回路と、
を備え、前記第1乃至第MのA/D変換回路と前記参照用A/D変換回路は、アナログ入力が共通に接続され、
前記第1乃至第MのA/D変換回路に関して、予め定められた順序で、前記クロック信号の(n×M+1)サイクルの周期で、前記A/D変換回路からのデジタル信号と、前記参照用A/D変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記A/D変換回路に供給する制御部と、を備えたA/D変換装置が提供される。
前記クロック信号を(n×M+1)分周したサンプリング信号(ただし、nは予め定められた正整数)に応答してアナログ入力信号をデジタル信号に変換する参照用A/D変換回路と、
を備え、前記第1乃至第MのA/D変換回路と前記参照用A/D変換回路は、アナログ入力が共通に接続され、
前記第1乃至第MのA/D変換回路に関して、予め定められた順序で、前記クロック信号の(n×M+1)サイクルの周期で、前記A/D変換回路からのデジタル信号と、前記参照用A/D変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記A/D変換回路に供給する制御部と、を備えたA/D変換装置が提供される。
本発明によれば、並列接続された第1乃至第M(ただし、Mは予め定められた2以上の整数)のA/D変換回路が、クロック信号をM分周し互いに前記クロック信号1サイクル分等間隔に離間したM相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換するタイムインターリーブ方式のA/D変換装置の補正制御方法であって、
前記第1乃至第M(ただし、Mは予め定められた正整数)のA/D変換回路とアナログ入力が共通接続された参照用A/D変換回路を設け、
前記参照用A/D変換回路では、前記クロック信号を(n×M+1)分周したサンプリング信号(ただし、nは予め定められた正整数)に応答してアナログ入力信号をデジタル信号に変換し、
制御部にて、前記第1乃至第MのA/D変換回路に関して、予め定められた順序で、前記クロック信号の(n×M+1)サイクルの周期で、前記A/D変換回路からのデジタル信号と、前記参照用A/D変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記A/D変換回路に供給する、A/D変換装置の補正制御方法が提供される。
前記第1乃至第M(ただし、Mは予め定められた正整数)のA/D変換回路とアナログ入力が共通接続された参照用A/D変換回路を設け、
前記参照用A/D変換回路では、前記クロック信号を(n×M+1)分周したサンプリング信号(ただし、nは予め定められた正整数)に応答してアナログ入力信号をデジタル信号に変換し、
制御部にて、前記第1乃至第MのA/D変換回路に関して、予め定められた順序で、前記クロック信号の(n×M+1)サイクルの周期で、前記A/D変換回路からのデジタル信号と、前記参照用A/D変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記A/D変換回路に供給する、A/D変換装置の補正制御方法が提供される。
本発明によれば、高速化に対応し、校正のために運用停止することを要しなくするA/D変換装置と方法を提供することができる。また、本発明によれば、回路規模の増大、消費電力増大を抑えつつ、通常のA/D変換動作時に、A/D変換装置の校正を実現可能としている。
本発明の態様の一つにおいて、A/D変換装置は、並列に接続され、クロック信号をM分周し互いに前記クロック信号1サイクル分等間隔に離間したM相のサンプリング信号(特に制限されないが、例えばM=4とした場合、図1のCLK1〜CLK4)にそれぞれ応答してアナログ入力信号をデジタル信号に変換する第1乃至第M(ただし、Mは予め定められた2以上の整数)のA/D変換回路(例えば図1の1〜4)と、前記クロック信号を(n×M+1)分周したサンプリング信号(ただし、nは予め定められた正整数)(図1のCLK5)に応答してアナログ入力信号をデジタル信号に変換する参照用A/D変換回路(5)と、を備えている。前記第1乃至第MのA/D変換回路(1〜4)と前記参照用A/D変換回路(5)は、アナログ入力が共通に接続される。前記第1乃至第MのA/D変換回路(1〜4)に関して、予め定められた順序で、前記クロック信号の(n×M+1)サイクルの周期で、前記A/D変換回路(1〜4)からのデジタル信号と、前記参照用A/D変換回路(5)からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記A/D変換回路(1〜4)に供給する制御部(8)とを備える。なお、括弧内の参照番号は、あくまで本発明の理解を援けるために、実施形態の図面との対応の一例を掲げたものであり、本発明を制限するためのものとして解釈すべきでないことは勿論である。以下も同様である。
本発明の態様の一つにおいて、前記第1乃至第MのA/D変換回路(1〜4)に対応して、第1乃至第Mの制御部(図3の9〜12)をそれぞれ備えた構成としてもよい。本発明の態様の一つにおいて、前記第1乃至第Mの制御(図3の9〜12)部の各々は、前記第1乃至第MのA/D変換回路(1〜4)のうち前記各々の制御部に対応するA/D変換回路から出力されるデジタル信号と、前記参照用A/D変換回路(5)から前記クロック信号の(n×M+1)サイクルの周期で出力されるデジタル信号とを、前記クロック信号のM×(n×M+1)サイクルの周期で比較する。
本発明の態様の一つにおいて、前記制御部(図5の13)は、前記第1乃至第MのA/D変換回路からそれぞれ出力される前記第1乃至第Mのデジタル信号を並列に入力する構成としてもよい。
本発明の態様の一つにおいて、前記制御部が、前記第1乃至第MのA/D変換回路(1〜4)のうちの一つのA/D変換回路から出力されるデジタル信号と、前記参照用A/D変換回路(5)から出力されるデジタル信号との比較をイネーブルとする期間は、最大、前記クロック信号のMサイクルとしてもよい。
本発明の態様の一つにおいて、前記第1乃至第MのA/D変換回路(1〜4)から、前記クロック信号の1サイクル分離間したタイミングにて前記クロック信号(CLK)のMサイクルの周期でそれぞれ出力される第1乃至第Mのデジタル信号を、巡回的に、前記クロック信号の周期で切換選択して出力する多重化回路(図7の14)を備えている。制御部(図7の15)は、前記多重化回路(図7の14)から前記クロック信号(CLK)の周期で順次切換出力されるデジタル信号と、前記参照用A/D変換回路(5)から前記クロック信号の(n×M+1)サイクルの周期で出力されるデジタル信号と、を、前記クロック信号の(n×M+1)サイクルのうち予め定められた所定番目の1サイクル(例えば最初の1サイクル目)に、前記クロック信号の(n×M+1)サイクルの周期で、比較する構成としてもよい。
本発明の態様の一つにおいて、前記制御部は、前記第1乃至第MのA/D変換回路の各A/D変換回路(1〜4)から出力されるデジタル信号と、前記参照用A/D変換回路(5)から出力されるデジタル信号との差分が最小となるように、前記補正制御信号を生成する。
本発明を実施した一形態について以下に説明する。本発明においては、複数のA/D変換回路(sub−A/D変換回路)を、予め決められた順序で巡回的に変換動作させてアナログ−デジタル変換を行うタイムインターリーブ方式のA/D変換装置が、複数のsub−A/D変換回路間の特性ばらつきを校正するにあたり、各sub−A/D変換回路に対して分解能、サンプリング速度の両方で同等以下の性能の参照用のA/D変換回路を備えたことで、例えば各sub−A/D変換回路が通常通り動作するシステム運用時においても、各sub−A/D変換回路の校正を実現可能としたものである。
本発明においては、タイムインターリーブ方式のA/D変換回路のサンプリング周波数をfs[Hz]、インターリーブ数(sub−A/D変換回路の並列数)をMとしたときに、サンプリング周波数(変換周波数)がfs/(n×M+1)(ただし、nは所定の正整数)の参照用A/D変換回路を備え、さらに、この参照用A/D変換回路の出力と、各sub−A/D変換回路間の出力との比較結果に基づき補正制御信号を出力する制御部を備えている。そして、制御部からの補正制御信号(補正係数)に基づき、各sub−A/D変換回路に補正を施すか(sub−A/D変換回路のオフセット、ゲイン等をD/A変換回路等のハードウェアで補正)、あるいは、補正制御信号(補正係数)に基づき、各sub−A/D変換回路の出力(デジタル出力信号)に補正を施す。
図1は、本発明の一実施形態の構成を示す図である。図1には、タイムインターリーブ型A/D変換装置の構成が示されている。図1では、説明の簡単化のため、インターリーブ数(「sub−A/D変換回路」の並列数)Mを4として、サンプリング周波数fs[Hz]を実現するA/D変換装置への適用例を示す。なお、本発明において、sub−A/D変換回路の並列数(インターリーブ数)Mは4に限定されるものでないことは勿論である。
図1を参照すると、本実施例のA/D変換装置は、
アナログ入力データ信号の入力端子にアナログ入力が共通に接続された4並列のsub−A/D変換回路(ADC)1〜4と、
sub−A/D変換回路(ADC)1〜4の出力を処理するデジタル信号処理部6と、
参照用A/D変換回路(ADC)5と、
sub−A/D変換回路(ADC)1〜4と、参照用A/D変換回路(ADC)5に対して、サンプリングクロック信号CLK1〜CLK4、CLK5を生成して分配するクロック生成部(CLK生成部)7と、
sub−A/D変換回路(ADC)1〜4の出力と、参照用A/D変換回路(ADC)5の出力とを比較し、比較結果に基づき、sub−A/D変換回路(ADC)1〜4に対して、それぞれ補正制御信号(補正係数)を出力する制御部(回路)8と、を備えている。
アナログ入力データ信号の入力端子にアナログ入力が共通に接続された4並列のsub−A/D変換回路(ADC)1〜4と、
sub−A/D変換回路(ADC)1〜4の出力を処理するデジタル信号処理部6と、
参照用A/D変換回路(ADC)5と、
sub−A/D変換回路(ADC)1〜4と、参照用A/D変換回路(ADC)5に対して、サンプリングクロック信号CLK1〜CLK4、CLK5を生成して分配するクロック生成部(CLK生成部)7と、
sub−A/D変換回路(ADC)1〜4の出力と、参照用A/D変換回路(ADC)5の出力とを比較し、比較結果に基づき、sub−A/D変換回路(ADC)1〜4に対して、それぞれ補正制御信号(補正係数)を出力する制御部(回路)8と、を備えている。
4並列のsub−A/D変換回路(ADC)1〜4は、同一構成とされ、周波数fs/4[Hz]で互いに(1/4)×(1/(fs/4))[sec]だけタイミング(したがって(1/4)×360°=90°だけ位相)をずらした4相のクロック信号CLK1〜CLK4にそれぞれ応答して、アナログ入力データ信号をサンプリングし、デジタル信号に変換する。なお、sub−A/D変換回路(ADC)1〜4は複数のコンパレータをパラレルに接続したフラッシュ(全並列)型A/D変換回路であってもよいし、あるいは、逐次比較型のA/D変換回路等であってもよい。
アナログ入力データ信号は、参照用A/D変換回路(ADC)5にも入力される。参照用A/D変換回路(ADC)5は、fs/(4×n+1)[Hz](n=1,2,3・・・)のクロック信号CLK5で、アナログ入力データ信号をサンプリング(アナログデジタル変換)する。参照用A/D変換回路(ADC)5の分解能は、sub−A/D変換回路(ADC)1〜4の分解能と同等以下とされる。
クロック生成部7は、周波数fsのクロック信号CLKを4分周した4相クロックCLK1〜CLK4(周波数がfs/4であり、互いに1/fs[sec]ずつ等間隔に離間している)と、クロック信号CLKを(4×n+1)分周した5分周クロック信号CLK5を生成する。特に制限されないが、5分周クロック信号CLK5の立ち上がりエッジの位相はCLK1と同一とされる。
制御部8は、参照用A/D変換回路(ADC)5から、周期(=(4×n+1)/fs)で出力されるデジタル信号を教師信号として入力し、この教師信号と、各sub−A/D変換回路(ADC)1〜4のうち、対応するsub−A/D変換回路(ADC)の出力(周期=4/fs)とを比較する。そして、制御部8は、参照用A/D変換回路(ADC)5と比較対象のsub−A/D変換回路(ADC)の2つの出力の差分が最小となるように適応的に制御を行い、sub−A/D変換回路(ADC)1〜4に対して補正制御信号を与える。
制御部8において、参照用A/D変換回路(ADC)5とsub−A/D変換回路(ADC)の2つの出力信号の入力と比較、及び、該比較結果に基づく適応処理による該sub−A/D変換回路(ADC)への補正制御信号の生成と供給は、CLK5の1周期(=(4×n+1)/fs)内に行われる。
sub−A/D変換回路(ADC)1〜4の各々は、制御部8からの補正制御信号を用いて、DCオフセット調整、利得(ゲイン)調整、サンプリング位相調整の少なくとも1つ等を行う。sub−A/D変換回路(ADC)1〜4の各々は、補正制御信号(デジタル信号)を用いて、不図示のD/A変換器により、sub−A/D変換回路のDCオフセットや、アナログ入力データ信号と出力デジタル信号の変換利得を規定するパラメータ(例えばフルスケール時の参照電圧)の校正を行うようにしてもよい。あるいは、各sub−A/D変換回路(ADC)1〜4内において、それぞれ、A/D変換したデジタル信号を補正するようにしてもよい。例えば、参照用A/D変換回路(ADC)5の出力信号である教師信号(d[n])と、sub−A/D変換回路(ADC)1の出力(y[n])との残差(e[n]=d[n]−y[n])の自乗平均値(LMS)を最小化するような適応アルゴリズムを用いてゲインベクトルKvを求めて重みベクトルを更新し(例えば上式(3)参照)、sub−A/D変換回路(ADC)1の出力ベクトルと重みベクトルとの内積により(例えば上式(1)の線形フィルタ演算、又は上式(2)の非線形フィルタ演算)、出力を求めるようにしてもよい。sub−A/D変換回路(ADC)2〜4についても同様である。この場合、制御部8から、各sub−A/D変換回路(ADC)1〜4に供給される補正制御信号(補正係数)として、例えば上記重みベクトルWv[n]が用いられ、各sub−A/D変換回路(ADC)1〜4の出力デジタル信号と内積演算(畳込演算)される重み係数によって、フィルタ特性が調整され、各sub−A/D変換回路の出力のオフセット、ゲイン、周波数特性の調整が行われる。
このように、各sub−A/D変換回路(ADC)1〜4の出力を、参照用A/D変換回路(ADC)5の出力との誤差が最小となるように、sub−A/D変換回路(ADC)1〜4の特性の調整を、各sub−A/D変換回路(ADC)1〜4が動作中に、バックグランドで繰り返すことで、sub−A/D変換回路(ADC)1〜4の特性がばらついている場合にも、sub−A/D変換回路(ADC)1〜4間で均一化した特性を得ることができる。
本実施形態において、参照用A/D変換回路(ADC)5は、sub−A/D変換回路(ADC)1〜4と同等かそれ以下の分解能であってよい。参照用A/D変換回路(ADC)5のサンプリング速度(A/D変換速度)は、sub−A/D変換回路(ADC)1〜4の4/(4×n+1)にまで低速化したものでよい。このため、本実施形態によれば、回路設計の簡易化を実現し、回路面積、消費電力の増加は少なくて済む。
図2は、図1に示した一実施形態の動作を説明するためのタイムチャートである。図2の(a)は、図1のタイムインターリーブ型A/D変換装置の実効的な動作を示しており、サンプリング周波数はfs[Hz]である。すなわち、図2(a)は、アナログ入力データ信号を実質的にサンプリング周波数fs[Hz]でアナログデジタル変換したデジタル信号系列を表しており(アナログ入力データ信号を実質的にサンプリング周波数fsでサンプリングした時間離散アナログ信号に対応する)、タイムインターリーブ動作するsub−A/D変換回路(ADC)1〜4の出力(デジタル信号)を周波数fsで巡回的に選択(多重化)して得られる。
図2の(b)から(e)は、sub−A/D変換回路(ADC)1〜4による周波数fs/4[Hz]での4並列のタイムインターリーブ処理を模式的に示している。すなわち、sub−A/D変換回路(ADC)1〜4のそれぞれにおいてアナログ入力データ信号を変換周波数fs/4でアナログデジタル変換したデジタル信号系列を表している。ADC1は、周波数fs/4のクロックCLK1に応答してアナログデジタル変換結果1A、1B、1C、1D・・・をそれぞれ周期4/fs(=1/(fs/4))で出力する。ADC2は、クロックCLK2(周波数fs/4、位相はCLK1に対して90度遅れる)に応答してアナログデジタル変換結果2A、2B、2C、2D・・・を周期4/fsで出力する。ADC3は、クロックCLK3(周波数fs/4、位相はCLK1に対して180度遅れる)に応答してアナログデジタル変換結果3A、3B、3C、3D・・・を周期4/fsで出力する。ADC4はクロックCLK4(周波数fs/4、位相はCLK1に対して270度遅れる)に応答してアナログデジタル変換結果4A、4B、4C、4D・・・を周期4/fsで出力する。特に制限されないが、各ADC1〜4は、それぞれ4/fsの間、アナログデジタル変換結果を保持する。図2の(a)の周波数fsの1A、2A、3A、4A、1B、2B、3B、4B、1C、2C、3C、4C、1D、2D、3D、4D、・・のデジタル信号列は、sub−A/D変換回路(ADC)1〜4の出力(b)〜(e)の出力を周波数fsで巡回的(図2では、ADC1、ADC2、ADC3、ADC4、ADC1、ADC2、ADC3、ADC4、・・・の順)に選択(多重化)して得られる。
(f)は、周波数fs/(4×n+1)(fsを(4×n+1)分周)において、nを「1」とした周波数fs/5[Hz]でサンプリングする参照用A/D変換回路(ADC)5の出力を模式的に示す。ADC5は、(a)のアナログ入力データ信号を周波数fs/5でアナログデジタル変換し、変換結果1A、2B、3C、・・・を周期5/fs(=1/(fs/5))でそれぞれ出力する。ADC5は、図2の(a)の1A、2A、3A、4A、1B、2B、3B、4B、1C、2C、3C、4C、1D、2D、3D、4D、・・・)のサンプル値系列のうち、5サンプル毎の値1A、2B、3C、4D、・・・を制御部8に出力する。特に制限されないが、(f)において、ADC5は、期間5/fsの間、アナログデジタル変換結果を保持するものとして示されている。
制御部8においては、(g)に示したように、CLK5の周期(=5/fs)で、参照用A/D変換回路(ADC)5の出力(デジタル信号)と、各sub−A/D変換回路(ADC)1〜4の出力(デジタル信号)を順次比較する。
このように、制御部8における比較処理の周期は5/fs[sec]と低速とあってよい。なお、(g)のON(High)が比較ON(比較イネーブル)、OFF(LOW)が比較OFF(比較ディスエーブル)に対応する。(g)に示すように、5/fsの5サイクルの期間うち、前から4サイクル(4/fs[sec])が比較ON、最後の1サイクル(1/fs[sec])は比較OFFとする。
図2において、(f)と(b)間〜(f)と(e)間の各両端矢印実線は、
・1サイクル目からの(f)のADC5の出力「1A」と、(b)のADC1の出力「1A」とを制御部8で比較、
・6サイクル目(=(4×1+1)+1)からの(f)のADC5の出力「2B」と、(c)のADC2の出力「2B」との比較、
・11サイクル目(=2×(4×1+1)+1)からの(f)のADC5の出力「3C」と、(d)のADC3の出力「3C」との比較、
・16サイクル目(=3×(4×1+1)+1)からの(f)のADC5の出力「4D」と、(e)のADC4の出力「4D」との比較、さらに、再び巡回して、
・21サイクル目(=4×(4×1+1)+1)からの(f)のADC5の出力「1F」と、(b)のADC1の出力「1F」との比較、・・・・
が、制御部8で順次行われる様子(対応関係)を模式的に示している。
・1サイクル目からの(f)のADC5の出力「1A」と、(b)のADC1の出力「1A」とを制御部8で比較、
・6サイクル目(=(4×1+1)+1)からの(f)のADC5の出力「2B」と、(c)のADC2の出力「2B」との比較、
・11サイクル目(=2×(4×1+1)+1)からの(f)のADC5の出力「3C」と、(d)のADC3の出力「3C」との比較、
・16サイクル目(=3×(4×1+1)+1)からの(f)のADC5の出力「4D」と、(e)のADC4の出力「4D」との比較、さらに、再び巡回して、
・21サイクル目(=4×(4×1+1)+1)からの(f)のADC5の出力「1F」と、(b)のADC1の出力「1F」との比較、・・・・
が、制御部8で順次行われる様子(対応関係)を模式的に示している。
制御部8は、クロック生成部7から、周波数fsのクロック信号CLKと5分周クロックCLK5を受け、例えば5分周クロックCLK5のLowからHighへの立ち上がりからCLKの4サイクルの間、参照用A/D変換回路(ADC)5の出力(教師信号)と、sub−A/D変換回路(ADC)1〜4のうちの1つのADCの出力を比較し、CLKの5サイクル目で比較OFFとする制御を行う。これは、各sub−A/D変換回路(ADC)1〜4は、CLKの4サイクル期間(4/fs[sec])の間、同一のデータを出力するが、CLKの5サイクル目では、次のアナログ入力データ信号のアナログデジタル変換結果を出力し、CLK5の1周期5/fsの間(CLKの5サイクル)、同一のデジタル信号(アナログデジタル変換結果)を出力する参照用A/D変換回路(ADC)5の出力(教師信号)と相違するためである。例えば図2の(b)のsub−A/D変換回路(ADC)1の出力においてCLK(周波数fs)の4サイクル期間(4/fs[sec])「1A」を出力した後、CLKの5サイクル目で「1B」を出力するが、この時点で、(f)の参照用A/D変換回路(ADC)5の出力は「1A」を出力している。そこで、CLKの5サイクル目で比較OFFとする。あるいは、制御部8において、比較のON、OFFの制御を行う代わりに、例えばクロックCLK5に応答して、参照用A/D変換回路(ADC)5の出力(教師信号)と比較対象のsub−A/D変換回路(ADC)の出力をラッチし、ラッチした結果を比較するようにしてもよい。
図2の(h)、(i)は、参照用A/D変換回路(ADC)5の変換周波数fs/(4×n+1)において、n=2の場合の、出力を示す。参照用A/D変換回路(ADC)5の変換周波数は、fs/(4×n+1)=fs/9となり、さらに低速となる。
図2の(h)と(b)間〜(h)と(e)間の各両端矢印の破線は、
・1サイクル目からの(f)のADC5の出力「1A」と、(b)のADC1の出力「1A」との比較、
・10サイクル目(=(4×2+1)+1)からの(f)のADC5の出力「2C」と、(b)のADC2の出力「2C」との比較、
・19サイクル目(=2×(4×2+1)+1)からの(f)のADC5の出力「3E」とADC3の出力「3E」との比較、
・28サイクル目(=3×(4×2+1)+1)からの(f)のADC5の出力「4G」とADC4の出力4「G」との比較、・・・
が制御部8で順次行われる様子を模式的に示している。
・1サイクル目からの(f)のADC5の出力「1A」と、(b)のADC1の出力「1A」との比較、
・10サイクル目(=(4×2+1)+1)からの(f)のADC5の出力「2C」と、(b)のADC2の出力「2C」との比較、
・19サイクル目(=2×(4×2+1)+1)からの(f)のADC5の出力「3E」とADC3の出力「3E」との比較、
・28サイクル目(=3×(4×2+1)+1)からの(f)のADC5の出力「4G」とADC4の出力4「G」との比較、・・・
が制御部8で順次行われる様子を模式的に示している。
図1の制御部8は、図2の(i)に示した9/fs(=1/fs/9)の周期で、参照用A/D変換回路(ADC)5の出力と、4並列のsub−A/D変換回路(ADC)1〜4の出力とを、順次比較する。すなわち、制御部8における、比較処理の周期は、9/fs[sec]と低速でよい。(i)のON(High)が比較ON、OFF(LOW)が比較OFFに対応する。周期9/fs(CLK9サイクルの期間)のうちの前半の4サイクルが比較、後半の5サイクルは、比較OFFとする。なお、制御部8は、例えばクロック信号CLK5の例えば立ち上がりエッジを用いて、周波数fsのCLKの9サイクル毎に、sub−A/D変換回路(ADC)1〜4の出力うちの対応する出力を内部でラッチし、ラッチしたsub−A/D変換回路(ADC)の出力と、参照用A/D変換回路(ADC)5の出力を比較する構成としてもよい。
なお、図2のタイミング図では、例えば(b)に示すように、sub−A/D変換回路(ADC)1は4/fs周期(周波数fsのCLKの4サイクル)のうち1サイクル目からアナログデジタル変換結果1Aを出力し、4サイクルの間出力1Aを保持している構成として示されている。しかしながら、sub−A/D変換回路(ADC)1は、周波数fsのCLKの1サイクル目は出力せず、2サイクル目からアナログデジタル変換結果1Aを出力し、つづく3、4サイクルの2サイクルの間、出力1Aを保持する構成としてもよい(この場合、図2の(b)の1Aの出力の最初のサイクルが変換開始後の2サイクル目となる)。他のsub−A/D変換回路(ADC)2〜4も同様である。この場合、参照用A/D変換回路(ADC)5は5/fs周期(周波数fsのCLKの5サイクル)のうち1サイクル目は、アナログデジタル変換結果が出力されず、2サイクル目からアナログデジタル変換結果1Aを出力し、つづく3、4、5サイクルの3サイクルの間、出力1Aを保持する構成としてもよい。制御部8において、比較ONの期間は、周波数fsのCLKの5サイクルのうち、sub−A/D変換回路(ADC)から出力される3サイクルとなり、残りの2サイクルの期間、比較OFFとなる。あるいは、sub−A/D変換回路(ADC)1は、4/fs周期(周波数fsのCLKの4サイクル)の変換期間のうち、周波数fsのCLKの1、2サイクル目は出力せず、3サイクル目からアナログデジタル変換結果1Aを出力し、つづく4サイクル目に1Aを保持する構成としてもよい(この場合、図2の(b)の1Aの出力の最初のサイクルが、変換開始後の3サイクル目となる)。他のsub−A/D変換回路(ADC)2〜4も同様である。この場合、参照用A/D変換回路(ADC)5は、5/fs周期(周波数fsのCLKの5サイクル)のうち1、2サイクル目には、アナログデジタル変換結果が出力されず、3サイクル目からアナログデジタル変換結果1Aを出力し、つづく3、4、5サイクルの3サイクルの間、出力1Aを保持する構成としてもよい。制御部8において、比較ONの期間は、周波数fsのCLKの5サイクルのうち、sub−A/D変換回路(ADC)から出力される期間の2サイクルとなり、残りの期間(3サイクル)は比較OFFとなる。
参照用A/D変換回路(ADC)5のサンプリング周波数(アナログデジタル変換動作周波数)fs/(4×n+1)において、nの値を大きくするに従い、参照用A/D変換回路(ADC)5のアナログデジタル変換動作は低速となり、比較処理の周期も低くて良い。ただし、この場合、校正に要する時間は長くなる。
A/D変換装置において、通常のA/D変換動作を行うシステム運用中に、電源変動、温度変化、経年変化等によって発生するsub−A/D変換回路(ADC1〜4)間の特性ばらつきの校正が行われる。このようなばらつき発生の要因は相対的にゆっくりした変動であるため、校正の処理速度、したがって、参照用A/D変換回路(ADC)5の変換速度、制御部8における比較演算及び補正制御信号の生成処理は、いずれも、周波数fs[Hz]に対して低速であっても何等問題はない。本実施形態によれば、sub−A/D変換回路ADC1〜4を主信号用のA/D変換回路として用いた通信装置に適用して好適とされる。
以下、図1に示した実施形態に関して、更にいくつかの実施形態に即して説明する。なお、以下の実施形態では、説明のためインターリーブ数(sub−A/D変換回路の並列数)Mを4として、サンプリング周波数fs[Hz]を実現するA/D変換装置への適用例を示すが、インターリーブ数Mは4に限定されるものではないことは勿論である。
<実施形態1>
図3は、本発明の第1の実施形態の構成を示す図である。図3を参照すると、本実施形態は、図1の制御部8の構成として、ADC1〜ADC4にそれぞれ対応させて、制御部9〜12を備えている。制御部9〜12は、ADC5の出力を共通に入力し、sub−A/D変換回路(ADC)1〜4の出力をそれぞれ入力してADC5の出力と比較し、補正制御信号を、sub−A/D変換回路(ADC)1〜4に対してそれぞれ出力する。
図3は、本発明の第1の実施形態の構成を示す図である。図3を参照すると、本実施形態は、図1の制御部8の構成として、ADC1〜ADC4にそれぞれ対応させて、制御部9〜12を備えている。制御部9〜12は、ADC5の出力を共通に入力し、sub−A/D変換回路(ADC)1〜4の出力をそれぞれ入力してADC5の出力と比較し、補正制御信号を、sub−A/D変換回路(ADC)1〜4に対してそれぞれ出力する。
より詳細には、図3を参照すると、本実施形態のA/D変換装置は、4並列インターリーブのsub−A/D変換回路(ADC)1〜4と、それらの出力を処理するデジタル信号処理部6と、参照用A/D変換回路(ADC)5と、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5へサンプリングクロック信号を分配するクロック生成部7と、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5の出力を比較しsub−A/D変換回路(ADC)1〜4へ補正制御信号を出力する制御部9〜12を備えている。
4並列のsub−A/D変換回路(ADC)1〜4は、図1と同様、fs/4[Hz]で互いに1/fs[sec]だけタイミング(位相)をずらせた4相のクロック信号(CLK1〜CLK4)で、共通に入力されるアナログ入力データ信号をサンプリングし、デジタル信号に変換する。アナログ入力データ信号は、参照用A/D変換回路(ADC)5にも共通に入力される。図1と同様、参照用A/D変換回路(ADC)5はfs/(4×n+1)[Hz](n=1,2,3・・・)のクロック信号CLK5で、アナログ入力データ信号をサンプリングする。
制御部9〜12は、参照用A/D変換回路(ADC)5の出力信号を教師信号とし、各sub−A/D変換回路(ADC)1〜4の出力とそれぞれ比較し、差分が最小となるように、sub−A/D変換回路(ADC)1〜4に対してそれぞれ補正制御信号を与える。補正制御信号を用いて各sub−A/D変換回路(ADC)1〜4におけるDCオフセット調整、利得調整、サンプリング位相調整などを行う。このように、参照用A/D変換回路(ADC)5とsub−A/D変換回路(ADC)1〜4の出力に基づきバックグランドで補正制御信号を生成し、各sub−A/D変換回路(ADC)1〜4の出力を参照用A/D変換回路(ADC)5の出力との誤差が最小となるように、sub−A/D変換回路の特性の調整を繰り返すことで、sub−A/D変換回路(ADC)1〜4の特性にばらつきがある場合でも、sub−A/D変換回路(ADC)1〜4間の特性を均一化することができる。
参照用A/D変換回路(ADC)5は、主信号系のsub−A/D変換回路(ADC)1〜4に対して同等以下の分解能で良く、サンプリング速度は4/(4×n+1)に低速化する。
図4は、図3に示した実施形態の動作を説明するためのタイミング図である。図4において、参照用A/D変換回路(ADC)5のサンプリング周波数をfs/5(周波数fs/(4×n+1)において、n=1の場合)としている。
図4において、(a)は、タイムインターリーブ型A/D変換装置の実効的な動作を示しており、サンプリング周波数はfs[Hz](fsはクロックCLKの周波数)である。(b)〜(e)は、sub−A/D変換回路(ADC)1〜4のfs/4[Hz]での4並列のタイムインターリーブ処理を示している。(f)はfs/(4×n+1)[Hz]でn=1とした場合の、fs/5[Hz]でサンプリングする参照用A/D変換回路(ADC)5の出力であり、これが教師信号となる。なお、図4の(a)〜(f)は、図2の(a)〜(f)と同一である。
図4の(g)〜(j)は、図3の制御部9〜12における比較のタイミングを示す図である。ADC1〜4の変換周期である4/fsの間、比較ONとし、残りの1/fs+他の3つの制御部での比較期間(=3×(1×4+1)/fs)の和である16/fsの期間、比較OFFとされる。したがって、図3の制御部9〜12は、図4の(g)〜(j)に示すように、周期が20/fs(周波数fs/20)であり、位相が互いに5/fsずれ、最初の4/fsの間、ON(High)、残りがOFF(Low)の多相クロックに対応して、比較動作を行うことになる。
図4の(g)〜(j)に示す比較タイミング信号は、制御部9〜12において、CLKと(4×n+1)分周クロックCLK5からそれぞれ生成するようにしてもよいし、あるいは、図3のクロック生成部7において、出力CLK5を4分周し、互いに5/fs位相がずれ、4/fs分、Highの多相クロックを生成し、それぞれの比較イネーブル信号として、制御部9〜12に与える構成としてもよい。なお、図3では、制御部9〜11へのCLK、CLK5の入力は、図面の簡略化の為省略されている。
図3の制御部9は、図4の(b)のsub−A/D変換回路(ADC)1の出力(1A、・・・1F、・・・)の1A、1Fと、図4の(f)に示す教師信号(1A、2B、3C、4D、1F・・・)の1A、1Fを、図4の(g)に示すタイミングで比較し、差分が最小となるように。補正制御信号を算出し、A/D変換回路(ADC)1を校正する。
図3の制御部10は、図4の(c)のsub−A/D変換回路(ADC)2の出力(2A、2B、・・・)の2Bと、図4の(f)の教師信号(1A、2B、・・・)の2Bとを、図4の(h)に示すタイミングで比較し、差分が最小となるように補正制御信号を算出し、sub−A/D変換回路(ADC)2を校正する。
図3の制御部11において、図4の(d)のsub−A/D変換回路(ADC)3の出力(3A、3B、3C、・・・)の3Cと、図4の(f)に示す教師信号(3C・・)の3Cを、図4の(i)に示すタイミングで比較し、差分が最小となるように補正制御信号を算出し、sub−A/D変換回路3を校正する。
図3の制御部12において、図4の(e)に示すsub−A/D変換回路(ADC)4の出力(4A、4B、4C、4D、4E、・・・)の4Dと、図4の(f)に示す教師信号(1A,2B、3C、4D,1F、・・・)の4Dを、図4の(j)示すタイミングで比較し、差分が最小となるように補正制御信号を算出し、sub−A/D変換回路(ADC)4を校正する。
参照用A/D変換回路(ADC)5のサンプリング周波数はfs/(4×n+1)[Hz]であればよい。nの値を大きくするに従い、参照用A/D変換回路(ADC)5は低速動作となり、比較処理の周期も低くて済む。ただし、この場合、校正に要する時間は長くなる。システム運用中の電源変動、温度変化、経年変化等で発生するsub−A/D変換回路間の特性ばらつきを校正するにあたり、この類のばらつきの発生要因は相対的にゆっくりとした変動であるため、校正の処理速度が低くても、特に問題はない。
<実施形態2>
次に、本発明の第2の実施形態を説明する。図5は、本発明の第2の実施形態の構成を示す図である。図5を参照すると、本実施形態のA/D変換装置は、4並列インターリーブのsub−A/D変換回路(ADC)1〜4と、それらの出力を処理するデジタル信号処理部6に加え、参照用A/D変換回路(ADC)5、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5へサンプリングクロック信号を分配するクロック生成部7と、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5の出力を比較しsub−A/D変換回路(ADC)1〜4へ補正制御信号を出力する制御部13を備える。
次に、本発明の第2の実施形態を説明する。図5は、本発明の第2の実施形態の構成を示す図である。図5を参照すると、本実施形態のA/D変換装置は、4並列インターリーブのsub−A/D変換回路(ADC)1〜4と、それらの出力を処理するデジタル信号処理部6に加え、参照用A/D変換回路(ADC)5、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5へサンプリングクロック信号を分配するクロック生成部7と、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5の出力を比較しsub−A/D変換回路(ADC)1〜4へ補正制御信号を出力する制御部13を備える。
4並列のsub−A/D変換回路(ADC)1〜4は、fs/4[Hz]で互いに(1/4)×(1/(fs/4))[sec]だけ位相をずらせた4相のクロック信号(CLK1〜CLK4)で、アナログ入力データ信号をサンプリングし、デジタル信号に変換する。このとき、アナログ入力データ信号をさらに並列に配した参照用A/D変換回路(ADC)5に入力する。参照用A/D変換回路(ADC)5は、fs/(4×n+1)[Hz](n=1,2,3・・・)のクロック信号CLK5で、アナログ入力データ信号をサンプリングする。
参照用A/D変換回路(ADC)5の出力信号を教師信号とし、各sub−A/D変換回路(ADC)1〜4の出力とを制御部13において比較し、差分が最小となるようにsub−A/D変換回路(ADC)1〜4に補正制御信号を与える。補正制御信号を用いて各sub−A/D変換回路(ADC)1〜4に備えたDCオフセット調整、利得調整、サンプリング位相調整などを行う。このように、バックグランドで各sub−A/D変換回路(ADC)1〜4の出力と参照用A/D変換回路(ADC)5の出力との誤差が最小となるように、sub−A/D変換回路(ADC)1〜4の特性の調整を繰り返す。該調整の結果、sub−A/D変換回路(ADC)1〜4の特性にばらつきがある場合でも、sub−A/D変換回路(ADC)1〜4の特性を均一化することができる。参照用A/D変換回路(ADC)5は、主信号系のsub−A/D変換回路(ADC)1〜4に対して同等以下の分解能で良く、サンプリング速度(変換速度)は、4/(4×n+1)にまで低速化する。
図6は、本発明の第2の実施形態の動作を説明するためのタイミング図である。参照用A/D変換回路(ADC)5のサンプリング周波数をfs/5としている(fs/(4×n+1)のn=1)。図6の(a)から(e)は図2の(a)から(e)と同一である。(f)は、制御部13において、sub−A/D変換回路(ADC)1〜4のそれぞれの出力をfs/5の周期で、順次選択して得られる信号列である。(g)は周波数fs/5[Hz]でサンプリングする参照用A/D変換回路(ADC)5の出力であり、これが教師信号となる。制御部13において、(f)に示すsub−A/D変換回路(ADC)1〜4を選択出力した信号列と、(g)に示す教師信号とを、(h)に示す波形の比較ONのときに比較し、差分が最小となるように、補正制御信号(補正係数)を算出し、補正制御信号をそれぞれA/D変換回路(ADC)1〜4に与え、sub−A/D変換回路(ADC)1〜4を校正する。(i)の比較のタイミングは、図2の(g)と同一である。
図5の制御部13には、図6の(b)に対応して、クロックCLK(周波数fs)の1サイクル目から4サイクル分、sub−A/D変換回路(ADC)1からの出力1Aを受け、5サイクル目には、sub−A/D変換回路(ADC)1からの出力1Bを受ける。A/D変換回路(ADC)5の出力は1サイクル目から4サイクル目まで、1Aである。したがって、クロックCLKの5サイクル目に、制御部13における比較はOFFとされる。
図5の制御部13は、図6の(c)に対応して、クロックCLK(周波数fs)の6サイクル目から9サイクル目までの4サイクル分、sub−A/D変換回路(ADC)2からの出力2Bを受け、10サイクル目には、sub−A/D変換回路(ADC)2からの出力2Cを受ける。A/D変換回路(ADC)5の出力は6サイクル目から9サイクル目まで、2Bである。したがって、クロックCLKの10サイクル目に、制御部13における比較はOFFとされる。
図5の制御部13は、図6の(d)に対応して、クロックCLK(周波数fs)の11サイクル目から14サイクル目までの4サイクル分、sub−A/D変換回路(ADC)3からの出力3Cを受け、15サイクル目には、sub−A/D変換回路(ADC)3からの出力3Dを受ける。A/D変換回路(ADC)5の出力は11サイクル目から14サイクル目まで、3Cである。したがって、クロックCLKの15サイクル目に、制御部13における比較はOFFとされる。
図5の制御部13は、図6の(e)に対応して、クロックCLK(周波数fs)の16サイクル目から19サイクル目までの4サイクル分、sub−A/D変換回路(ADC)4からの出力4Dを受け、20サイクル目には、sub−A/D変換回路(ADC)4からの出力4Eを受ける。A/D変換回路(ADC)5の出力は16サイクル目から19サイクル目まで、4Dである。したがって、クロックCLKの20サイクル目に、制御部13における比較はOFFとされる。
本実施形態において、参照用A/D変換回路(ADC)5のアナログデジタル変換の周波数は、fs/(4×n+1)[Hz]であれば良く、nの値を大きくするに従い、参照用A/D変換回路は低速となる。制御部13における比較処理の周期も低くて良い。その場合、校正に要する時間は長くなるが、システム運用中の電源変動、温度変化、経年変化等で発生するsub−A/D変換回路間の特性ばらつきの校正であり、このようなばらつき発生要因は相対的にゆっくりとした変動であるため、校正の処理速度が低くても問題はない。
<実施形態3>
次に本発明の第3の実施形態を説明する。図7は、本発明の第3の実施形態の構成を示す図である。図7を参照すると、本実施形態は、図1の構成に対して、4並列インターリーブのsub−A/D変換回路(ADC)1〜4の出力を多重化する多重化回路(マルチプレクサ:MUX)14を備え、図1の制御部8のかわりに、マルチプレクサ(MUX)14の出力と参照用A/D変換回路(ADC)5の出力を入力して比較し、補正制御信号を生成し、sub−A/D変換回路(ADC)1〜4に供給する制御部15を備えている。信号処理部6’はマルチプレクサ(MUX)14の出力を入力する。
次に本発明の第3の実施形態を説明する。図7は、本発明の第3の実施形態の構成を示す図である。図7を参照すると、本実施形態は、図1の構成に対して、4並列インターリーブのsub−A/D変換回路(ADC)1〜4の出力を多重化する多重化回路(マルチプレクサ:MUX)14を備え、図1の制御部8のかわりに、マルチプレクサ(MUX)14の出力と参照用A/D変換回路(ADC)5の出力を入力して比較し、補正制御信号を生成し、sub−A/D変換回路(ADC)1〜4に供給する制御部15を備えている。信号処理部6’はマルチプレクサ(MUX)14の出力を入力する。
より詳細には、本実施形態のA/D変換装置は、4並列インターリーブのsub−A/D変換回路(ADC)1〜4と、マルチプレクサ(MUX)14の出力を信号処理するデジタル信号処理部6’と、参照用A/D変換回路(ADC)5と、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5へサンプリングクロック信号を分配するクロック生成部7と、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路(ADC)5の出力を比較しsub−A/D変換回路(ADC)1〜4へ補正制御信号を出力する制御部15と、を備えている。
本実施形態においても、図1と同様、4並列のsub−A/D変換回路(ADC)1〜4は、fs/4[Hz]で互いに(1/4)×(1/(fs/4))[sec]だけタイミング(位相)をずらせた4相のクロック信号(CLK1〜CLK4)で、アナログ入力データ信号をサンプリングし、デジタル信号に変換する。アナログ入力データ信号は、参照用A/D変換回路(ADC)5にも入力される。参照用A/D変換回路(ADC)5は、fs/(4×n+1)[Hz](n=1,2,3・・・)のクロック信号CLK5で、アナログ入力データ信号をサンプリングする。参照用A/D変換回路(ADC)5の出力信号を教師信号とし、各sub−A/D変換回路(ADC)1〜4の多重した出力とを制御部15において比較し、差分が最小となるように、sub−A/D変換回路(ADC)1〜4に補正制御信号(補正係数)を与える。補正制御信号を用いて各sub−A/D変換回路(ADC)1〜4に備えたDCオフセット調整、利得調整、サンプリング位相調整などを行う。このように、バックグランドで各sub−A/D変換回路(ADC)1〜4の出力と参照用A/D変換回路(ADC)5の出力との誤差が最小となるように、sub−A/D変換回路の特性の調整を繰り返す。この調整の結果、sub−A/D変換回路(ADC)1〜4の特性にばらつきがある場合でも、sub−A/D変換回路(ADC)1〜4の特性を均一化することができる。参照用A/D変換回路(ADC)5は、主信号系のsub−A/D変換回路(ADC)1〜4に対して同等以下の分解能で良く、サンプリング速度は4/(4×n+1)にまで低速化する。
図8は、本発明の第3の実施形態の動作を説明するためのタイミング図である。参照用A/D変換回路(ADC)5のサンプリング周波数をfs/5としている(fs/(4×n+1)[Hz]でn=1とした場合)。図8の(a)から(e)は図2の(a)から(e)と同一である。
図8の(f)はマルチプレクサ(MUX)14の出力を示し、(a)の信号をデジタル信号に変換したものである。マルチプレクサ(MUX)14は周波数fsのクロックCLKにしたがって、sub−A/D変換回路(ADC)1、2、3、4、1、2、3、4、1・・・と、巡回的に切換出力する。なお、(a)の各sub−A/D変換回路(ADC)1〜4間の特性ばらつきを含んでいるものとする。(g)は、周波数fs/5[Hz]でサンプリングする参照用A/D変換回路(ADC)5の出力であり、これが教師信号となる。(h)は、制御部15における、MUX14の出力と、参照用A/D変換回路(ADC)5の出力との比較を制御する信号であり、ONは比較ON(比較イネーブル)、OFFは比較OFF(比較ディスエーブル)を示す。期間5/fsのうち最初の1サイクルの期間(1/fs)が比較ON(比較イネーブル)、残りの4サイクル(4/fs)は比較OFF(比較ディスエーブル)とされる。
図7の参照用A/D変換回路(ADC)5は、周期5/fsのタイミングで、ADC1、2、3、4の出力1A、2B、3C、4D、・・・を出力する(図8の(g)参照)。
図7の制御部15は、周期5/fsの各周期の最初の1/fsの期間におけるMUX14の出力1A,2B、3C、4D、・・・(図8の(f))を、参照用A/D変換回路(ADC)5の出力1A、2B、3C,4D、・・・(図8の(g))と比較し、差分が最小となるように補正制御信号を算出し、sub−A/D変換回路(ADC)1〜4を校正する。
図7の参照用A/D変換回路(ADC)5のサンプリング周波数はfs/(4×n+1)[Hz]であれば良く、nの値を大きくするに従い、参照用A/D変換回路は低速動作とでき、比較処理の周期も低くて良い。その場合、校正に要する時間は長くなるが、本提案の目的は、システム運用中の電源変動、温度変化、経年変化等で発生するsub−A/D変換回路間の特性ばらつきの校正であり、このようなばらつき発生要因は相対的にゆっくりとした変動であるため、校正の処理速度が低くても問題はない。
以上説明したとおり、上記実施形態によれば、複数の低速sub−A/D変換回路を、それぞれ異なるサンプリングタイミングでデジタル信号に順次変換して等価的にサンプリング速度を上げる、タイムインターリーブ方式のA/D変換装置において、各sub−A/D変換回路の回路間の特性誤差(特性のばらつき)を適応的(アダプティブ)に校正し、A/D変換装置全体としての変換誤差を低減し、高精度化を可能としている。
さらに、上記実施形態によれば、教師信号用に追加するA/D変換回路は、sub−A/D変換回路のサンプリング周期よりも遅い周期でサンプリングすれば良いため、回路設計の難度を上げることなく、また回路規模の増大ならびに消費電力の増大を抑えつつ、バックグラウンドでA/D変換装置の校正を実現することが可能となる。なお、本発明はタイムインターリーブ型A/D変換装置に限らず、複数のsub−A/D変換回路で構成されるA/D変換装置全般に関して、sub−A/D変換回路間の特性を均一に校正する手段として適用可能である。
なお、上記実施形態では、sub−A/D変換回路(ADC1〜4)の通常動作時における校正手順を説明したが、上記実施形態において、sub−A/D変換回路(ADC)1〜4と参照用A/D変換回路であるADC5に対して試験信号生成器等から試験信号(DCランプ波形等コンバータ試験用の波形、あるいは正弦波等AC信号等のアナログ試験信号)を入力し、制御部において、各ADC1〜4の出力とADC5の出力と比較することで、補正制御信号を生成するという応用を行ってもよいことは勿論である。
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1〜4 A/D変換回路(ADC1〜4)
5 参照用A/D変換回路(ADC5)
6、6’ 信号処理部
7 クロック生成部
8、9〜12、13、15 制御部
14 マルチプレクサ
5 参照用A/D変換回路(ADC5)
6、6’ 信号処理部
7 クロック生成部
8、9〜12、13、15 制御部
14 マルチプレクサ
Claims (10)
- 並列に接続され、クロック信号をM分周し互いに前記クロック信号1サイクル分等間隔に離間したM相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換する第1乃至第M(ただし、Mは予め定められた2以上の整数)のA/D変換回路と、
前記クロック信号を(n×M+1)分周したサンプリング信号(ただし、nは予め定められた正整数)に応答してアナログ入力信号をデジタル信号に変換する参照用A/D変換回路と、
を備え、前記第1乃至第MのA/D変換回路と前記参照用A/D変換回路は、アナログ入力が共通に接続され、
前記第1乃至第MのA/D変換回路に関して、予め定められた順序で、前記クロック信号の(n×M+1)サイクルの周期で、前記A/D変換回路からのデジタル信号と、前記参照用A/D変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記A/D変換回路に供給する制御部と、
を備えたA/D変換装置。 - 前記制御部が、前記第1乃至第MのA/D変換回路に対応して、第1乃至第Mの制御部をそれぞれ備えている、請求項1のA/D変換装置。
- 前記第1乃至第Mの制御部の各々は、前記第1乃至第MのA/D変換回路のうち前記各々の制御部に対応するA/D変換回路から出力されるデジタル信号と、前記参照用A/D変換回路から前記クロック信号の(n×M+1)サイクルの周期で出力されるデジタル信号とを、前記クロック信号のM×(n×M+1)サイクルの周期で比較する、請求項2のA/D変換装置。
- 前記制御部は、前記第1乃至第MのA/D変換回路からそれぞれ出力される第1乃至第Mのデジタル信号を並列に入力する、請求項1のA/D変換装置。
- 前記制御部が、前記第1乃至第MのA/D変換回路のうちの一つのA/D変換回路から出力されるデジタル信号と、前記参照用A/D変換回路から出力されるデジタル信号との比較をイネーブルとする期間は、最大、前記クロック信号のMサイクルである、請求項1のA/D変換装置。
- 前記第1乃至第MのA/D変換回路から、前記クロック信号の1サイクル分離間したタイミングにて前記クロック信号のMサイクルの周期でそれぞれ出力される第1乃至第Mのデジタル信号を、巡回的に、前記クロック信号の周期で切換選択して出力する多重化回路を備え、
前記制御部は、前記多重化回路から前記クロック信号の周期で巡回的に順次切換出力されるデジタル信号と、前記参照用A/D変換回路から前記クロック信号の(n×M+1)サイクルの周期で出力されるデジタル信号と、を、前記クロック信号の(n×M+1)サイクルのうち予め定められた所定番目の1サイクルに、前記クロック信号の(n×M+1)サイクルの周期で、比較する、請求項1のA/D変換装置。 - 前記制御部は、前記第1乃至第MのA/D変換回路の各A/D変換回路から出力されるデジタル信号と、前記参照用A/D変換回路から出力されるデジタル信号との差分が最小となるように、前記補正制御信号を生成する、請求項1のA/D変換装置。
- 並列接続された第1乃至第M(ただし、Mは予め定められた2以上の整数)のA/D変換回路が、クロック信号をM分周し互いに前記クロック信号1サイクル分等間隔に離間したM相のサンプリング信号にそれぞれ応答してアナログ入力信号をデジタル信号に変換するタイムインターリーブ方式のA/D変換装置の補正制御方法であって、
前記第1乃至第M(ただし、Mは予め定められた正整数)のA/D変換回路とアナログ入力が共通接続された参照用A/D変換回路を設け、
前記参照用A/D変換回路では、前記クロック信号を(n×M+1)分周したサンプリング信号(ただし、nは予め定められた正整数)に応答してアナログ入力信号をデジタル信号に変換し、
制御部にて、前記第1乃至第MのA/D変換回路に関して、予め定められた順序で、前記クロック信号の(n×M+1)サイクルの周期で、前記A/D変換回路からのデジタル信号と、前記参照用A/D変換回路からのデジタル信号とを比較し、該比較結果に基づき補正制御信号を生成し、前記補正制御信号を前記A/D変換回路に供給する、A/D変換装置の補正制御方法。 - 前記制御部として、前記第1乃至第MのA/D変換回路に対応して、第1乃至第Mの制御部をそれぞれ設け、
前記第1乃至第Mの制御部の各々は、前記第1乃至第MのA/D変換回路のうち前記各々の制御部に対応するA/D変換回路から出力されるデジタル信号と、前記参照用A/D変換回路から前記クロック信号の(n×M+1)サイクルの周期で出力されるデジタル信号とを、前記クロック信号のM×(n×M+1)サイクルの周期で比較する、請求項8のA/D変換装置の補正制御方法。 - 前記第1乃至第MのA/D変換回路から、前記クロック信号の1サイクル分離間したタイミングにて前記クロック信号のMサイクルの周期でそれぞれ出力される第1乃至第Mのデジタル信号を、多重化回路で、巡回的に、前記クロック信号の周期で切換選択して多重化し、
前記制御部は、前記多重化回路から前記クロック信号の周期で巡回的に順次切換出力されるデジタル信号と、前記参照用A/D変換回路から前記クロック信号の(n×M+1)サイクルの周期で出力されるデジタル信号と、を、前記クロック信号の(n×M+1)サイクルのうち予め定められた所定番目の1サイクルに、前記クロック信号の(n×M+1)サイクルの周期で、比較する、請求項8のA/D変換装置の補正制御方法。
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