JP5458806B2 - Ａ／ｄ変換装置 - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ(Analog/Digital)変換装置に関し、特に、複数の低速なＡ／Ｄ変換回路を予め決められた順序の繰り返しで並列動作させてアナログ−デジタル変換するタイムインターリーブ方式のＡ／Ｄ変換装置に関する。

近年、デジタル技術の発達は目覚しく、それに伴いアナログ信号をデジタル信号に変換するＡ／Ｄ変換装置の高速化、高精度化への要求が、ますます高まってきている。Ａ／Ｄ変換装置の高速化を実現するための一つの技術として、複数の低速なサンプリング動作をするＡ／Ｄ変換回路を予め決められた順番で動作させ、複数Ａ／Ｄ変換回路全体として等価的に高速サンプリングを実現するタイムインターリーブ方式が挙げられる。

しかし、複数のＡ／Ｄ変換回路によって処理を行うＡ／Ｄ変換装置は、各変換回路間の利得およびオフセット等の誤差成分（バラツキ）がノイズや歪を増加させ、Ａ／Ｄ変換装置全体としての変換精度を劣化させる。

回路間の利得およびオフセット誤差成分を校正する第一の従来例としては、図１２に示す構成がある。この発明の校正方法は、校正用のトレーニング信号として、正弦波を発生させる手段を具備しており、この正弦波信号を使って複数のＡ／Ｄ変換手段毎に、一連の変換データにサインカーブフィッティングを行って、利得、オフセットなどの校正値を求めて校正メモリに格納する。そして、通常のＡ／Ｄ変換時には、この校正メモリに格納された校正値に従ってデータを校正するものである（例えば、特許文献１参照）。

また、タイムインターリーブ動作するＡ／Ｄ変換回路をアダプティブに校正する第二の従来例としては、例えば、図１３に示す構成がある。ここではタイムインターリーブ動作するＡ／Ｄ変換回路とは別に、タイムインターリーブ時に得られる等価的なサンプリング速度と同じ速度で動作する高速かつ粗精度なＡ／Ｄ変換回路を用意し、このＡ／Ｄ変換回路の出力を参照信号（教師信号）とする適応信号処理によって補数係数を算出し、タイムインターリーブ動作するＡ／Ｄ変換回路の出力値の補正を行う手段が紹介されている(例えば、特許文献２参照)。

特開２００３−１３３９５４号公報 特開２００７−１５０６４０号公報

しかし、第一の従来例の回路構成では、例えば、本体電源変動、使用温度変化、経年変化等により回路特性が変化した場合に対応するには、一旦通常のＡ／Ｄ変換処理を停止し、校正のための期間を設ける必要があり、通信機器のように、正確性が連続的に確保される必要がある装置の場合は不向きである。つまり、通信機器などに用いるには、本来のＡ／Ｄ変換動作を停止することなく、（バックグラウンドで）アダプティブに校正する手段を必要とする。

また、第二の従来例では、そもそもインターリーブ方式を採用する大きな理由の一つとしては、Ａ／Ｄ変換回路単体では所望の高速性が実現できないために、タイムインターリーブ方式を採用しているのである。

従って、特許文献２で紹介されるような、タイムインターリーブ時に得られる等価的なサンプリング速度と同じ速度で動作する高速なＡ／Ｄ変換回路を実現すること自体が困難な場合が多い。たとえ出来たとしても、高速動作を実現するためには消費電力が著しく増加する。

本発明は、上述した背景に鑑みなされたものであり、その目的は、タイムインターリーブ動作する複数のＡ／Ｄ変換回路の回路間の特性誤差（特性バラツキ）をアダプティブに校正し、Ａ／Ｄ変換装置全体としての変換誤差を低減するものである。

本発明のＡ／Ｄ変換装置は、タイムインターリーブ方式のＡ／Ｄ変換装置であって、実質的に同一の構造で並列に形成されて主信号であるアナログ信号を相違するサンプリングタイミングでデジタル信号に順次変換するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、主信号用Ａ／Ｄ変換回路と実質的に同一の構造で精度が校正済みの校正用Ａ／Ｄ変換回路と、校正用Ａ／Ｄ変換回路との出力差分がなくなるように主信号用Ａ／Ｄ変換回路を校正する校正用制御回路と、を有することを特徴とする。

実質的に同一の構造で並列に形成されているＮ個の主信号用Ａ／Ｄ変換回路が主信号であるアナログ信号を相違するサンプリングタイミングでデジタル信号に順次変換する。ただし、主信号用Ａ／Ｄ変換回路と実質的に同一の構造で精度が校正済みの校正用Ａ／Ｄ変換回路との出力差分がなくなるように主信号用Ａ／Ｄ変換回路を校正用制御回路が校正する。このため、各主信号用Ａ／Ｄ変換回路の回路間の特性誤差（特性バラツキ）をアダプティブに校正することができるので、Ａ／Ｄ変換装置全体としての変換誤差を低減して高精度化が可能となる。

本発明の実施の形態の原理図を示すブロック図である。 本発明の実施の形態の原理図を示すブロック図である。 ４インターリーブする場合を示すタイムフローである。 第一のモード期間における回路動作を示すブロック図である。 第二のモード期間における回路動作を示すブロック図である。 第三モード期間における回路動作を示すブロック図である。 第四モード期間における回路動作を示すブロック図である。 第五モード期間における回路動作を示すブロック図である。 第六モード期間における回路動作を示すブロック図である。 第一の実施例を示すブロック図である。 第二の実施例を示すブロック図である。 第一の従来例を示すブロック図である。 第二の従来例を示すブロック図である。

本発明の実施の一形態を図面を参照して以下に説明する。以下、同一のものには同一の符号を付して、詳しい説明は省略する。ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。

図１は本発明の実施の形態の原理構成を示すブロック図である。本実施の形態のＡ／Ｄ変換装置は、タイムインターリーブ方式のＡ／Ｄ変換装置であって、実質的に同一の構造で並列に形成されて主信号であるアナログ信号Ａ１を相違するサンプリングタイミングで第一から第四のデジタル信号Ｄ１〜Ｄ４に順次変換するＮ個である四個の主信号用Ａ／Ｄ変換回路１〜４と、主信号用Ａ／Ｄ変換回路１〜４と実質的に同一の構造で精度が校正済みの校正用Ａ／Ｄ変換回路５と、校正用Ａ／Ｄ変換回路５との出力差分がなくなるように主信号用Ａ／Ｄ変換回路１〜４を校正する校正用制御回路６と、を有する。

より具体的には、タイムインターリーブ動作する四個の主信号用Ａ／Ｄ変換回路１〜４によってアナログ信号Ａ１をＡ／Ｄ変換した第一から第四のデジタル信号Ｄ１〜Ｄ４と、校正対象の主信号用Ａ／Ｄ変換回路１〜４と同じクロックによってアナログ信号Ａ１をＡ／Ｄ変換した第五のデジタル信号Ｄ５とを校正用制御回路６によって比較を行い、その誤差に基づき、各主信号用Ａ／Ｄ変換回路１〜４の校正処理を、それぞれ第一から第四の制御端子ＣＮＴ１〜４を介して行う。

例えば、主信号用Ａ／Ｄ変換回路１との比較を行う場合、クロック用スイッチ８を主信号用Ａ／Ｄ変換回路１へ供給される第一のクロック信号ＣＬＫ１と同じ第一のクロック信号ＣＬＫ１へ切り替え、校正用Ａ／Ｄ変換回路５へも第一のクロック信号ＣＬＫ１を供給し、主信号用Ａ／Ｄ変換回路１と同じタイミングでＡ／Ｄ変換を行う。

さらに、両Ａ／Ｄ変換回路からの出力変換データを校正用制御回路６によって比較し、比較する出力変換データが同一となるよう、主信号用Ａ／Ｄ変換回路１の調整を、第一の制御端子ＣＮＴ１を介して校正処理を実行する。

他の主信号用Ａ／Ｄ変換回路２〜４についても同様にクロック用スイッチ８を比較対象となる信号用Ａ／Ｄ変換回路２〜４へ供給する第二から第四のクロック信号ＣＬＫ２〜ＣＬＫ４と同じものに切り替え、比較、校正処理を実行する。図２に別の原理構成のブロック図を示す。

図１で示した原理とは異なり、校正用Ａ／Ｄ変換回路５の精度は予め校正されていないことが前提であって、校正用Ａ／Ｄ変換回路５自身の校正も行う機能を追加したものである。ここでは校正用Ａ／Ｄ変換回路５と主信号であるアナログ信号Ａ１はアナログ信号用スイッチ１１によって電気的に接続、分離できるようになっている。

校正用Ａ／Ｄ変換回路５の校正処理を実行する場合、既知の校正信号発生器１０へアナログ信号用スイッチ１１を切り替え、校正信号発生器１０からの信号をＡ／Ｄ変換する。

さらに、校正用Ａ／Ｄ変換回路５による変換データを精度測定回路７によって所定の基準信号と比較し、誤差を判定し、その結果に基づき第五の制御端子ＣＮＴ５を介して、校正用Ａ／Ｄ変換回路５の校正処理を実行する。

以上のプロセスにより、校正用Ａ／Ｄ変換回路５の精度を確立する。その後の主信号用Ａ／Ｄ変換回路１〜４の校正方法については、図１の原理で説明したものと同様である。

さらに詳しく４インターリーブ動作するＡ／Ｄ変換回路の動作について、各校正モードにおける動作をタイムフローに示した図３および各モード期間における回路動作について示した図４ないし図９を用いて全体動作フローを解説する。

まず、図４の第一モード期間では、アナログ信号用スイッチ１１を校正信号発生器１０から校正用Ａ／Ｄ変換回路５へ切り替え、既知の校正用アナログ信号Ａ２の情報を基に校正用Ａ／Ｄ変換回路５の精度補償を行い、校正用Ａ／Ｄ変換回路５の精度を確立する。この時、クロック用スイッチ８に関してはクロック信号ＣＬＫ１〜ＣＬＫ４のいずれかを選択すればよい。

次に、主信号用Ａ／Ｄ変換回路１の校正処理を実行する図５の第二モード期間では、アナログ信号用スイッチ１１を校正用アナログ信号Ａ２から主信号であるアナログ信号Ａ１のパスへ切り替える。

また、クロック用スイッチ８も主信号用Ａ／Ｄ変換回路１へ供給される第一のクロック信号ＣＬＫ１へ切り替え、校正用Ａ／Ｄ変換回路５へも第一のクロック信号ＣＬＫ１を供給し、主信号用Ａ／Ｄ変換回路１と同じタイミングでＡ／Ｄ変換を行う。

これにより主信号用Ａ／Ｄ変換回路１および校正用Ａ／Ｄ変換回路５は共に同じアナログ信号Ａ１を変換することより、両回路の出力変換データを校正用制御回路６によって比較を行い、校正用Ａ／Ｄ変換回路５の変換データと同じ結果を出力するよう主信号用Ａ／Ｄ変換回路１を第一の制御端子ＣＮＴ１によって調整し、校正処理を実行する。図６の第三モード期間から図８の第五モード期間では、校正対象に応じて校正用Ａ／Ｄ変換回路５へ供給するクロックを切り替え、図５の第二モード期間と同様に校正処理を実行する。

次に、すべてのＡ／Ｄ変換回路の校正処理を終えた図９の第六モード期間では校正用Ａ／Ｄ変換回路５を本体電源から電気的に分離してもよい。以上のプロセスを定期的もしくは不定期に行い、アダプティブに装置の校正処理を実行する。

なお、校正用発生信号器には正弦波発生器を用い、精度測定回路７は高速フーリエ変換（ＦＦＴ）回路を用いた歪み検出回路で校正し、校正用Ａ／Ｄ変換回路５の歪み特性が最小となるよう、校正用Ａ／Ｄ変換回路５の校正処理を行ってもよい。

または、主信号用Ａ／Ｄ変換回路１〜４および校正用Ａ／Ｄ変換回路５より高精度なＤ／Ａ変換回路で校正し、さらに精度測定回路７は前記Ｄ／Ａ変換回路の入力であるデジタル校正信号と、校正用Ａ／Ｄ変換回路５のデジタル出力結果を比較し、両者が同じになるよう校正用Ａ／Ｄ変換回路５を校正してもよい。

本発明はさらに、主信号用Ａ／Ｄ変換回路１〜４および校正用Ａ／Ｄ変換回路５の校正処理を実行する調整パラメータとして、利得、オフセット、帯域を用いることを特徴とする。

［第一の実施例］
図４ないし図１０に四個のインターリーブ動作する主信号用Ａ／Ｄ変換回路１〜４と一個の校正用Ａ／Ｄ変換回路５を用いたＡ／Ｄ変換装置に関する第一の実施例を示す。なお、このＡ／Ｄ変換装置は、四個のＡ／Ｄ変換回路１〜４を用いている。従って、その個数Ｎは４であるが、この個数Ｎは特に限定されるものではなく、設計仕様に応じて適切な値を選べばよい。

一つの入力される主信号であるアナログ信号Ａ１に対して、四個の並列接続された主信号用Ａ／Ｄ変換回路１〜４の第一から第四のデジタル信号Ｄ１〜Ｄ４が、校正用制御回路６に入力している。

各主信号用Ａ／Ｄ変換回路１〜４へはクロック信号ＣＬＫ１〜４が入力されており、主信号用Ａ／Ｄ変換回路１へは第一のクロック信号ＣＬＫ１、主信号用Ａ／Ｄ変換回路２へは第二のクロック信号ＣＬＫ２、主信号用Ａ／Ｄ変換回路３へは第三のクロック信号ＣＬＫ３、主信号用Ａ／Ｄ変換回路４へは第四のクロック信号ＣＬＫ４、が入力されている。

さらに、各主信号用Ａ／Ｄ変換回路１〜４へは校正用制御回路６から利得を制御するための第一から第四のゲイン信号gain1〜4、オフセットを制御するための第一から第四のオフセット信号offset1〜4、帯域を制御するための第一から第四のバンド信号band1〜4、が入力されている。

主信号用Ａ／Ｄ変換回路１へは第一のゲイン信号gain1、第一のオフセット信号offset1、第一のバンド信号band1、主信号用Ａ／Ｄ変換回路２へは第二のゲイン信号gain2、第二のオフセット信号offset2、第二のバンド信号band2、主信号用Ａ／Ｄ変換回路３へは第三のゲイン信号gain3、第三のオフセット信号offset3、第三のバンド信号band3、主信号用Ａ／Ｄ変換回路４へは第四のゲイン信号gain4、第四のオフセット信号offset4、第四のバンド信号band4、が入力されている。

入力される主信号であるアナログ信号Ａ１はアナログ信号用スイッチ１１を介して校正用Ａ／Ｄ変換回路５へも入力されており、前記アナログ信号用スイッチ１１は、校正用Ａ／Ｄ変換回路５を校正用の教師信号を発生させるための正弦波発生器１２へのパス切り替えに構成されている。

校正用Ａ／Ｄ変換回路５へは各クロック信号ＣＬＫ１〜４がクロック用スイッチ８によって選択入力できる構成となっている。さらに、校正用Ａ／Ｄ変換回路５のデジタル出力される第五のデジタル信号Ｄ５は校正用制御回路６および高速ＦＦＴ変換回路１３へと入力され、高速ＦＦＴ変換回路１３からは校正用Ａ／Ｄ変換回路５の精度補償を行うための制御信号として、第五のゲイン信号gain5、第五のオフセット信号offset5、第五のバンド信号band5、が入力されている。

予め精度が校正されていない校正用制御回路６を校正するため、アナログ信号用スイッチ１１を正弦波発生器１２へ切り替える。校正用制御回路６は既知の信号を発生させる正弦波発生器１２からの信号をデジタル変換して出力される第五のデジタル信号Ｄ５を高速ＦＦＴ変換回路１３へ入力する。

高速ＦＦＴ変換回路１３は校正用Ａ／Ｄ変換回路５の変換結果を受け、それをＦＦＴ変換して教師信号の周波数成分と、歪に分け、全高調波歪率(ＴＨＤ)あるいはＳＦＤＲなどに代表される校正用Ａ／Ｄ変換回路５の歪特性を求める。

そして高速ＦＦＴ変換回路１３は、この歪特性が最小(最良)になるよう、校正用Ａ／Ｄ変換回路５の利得、オフセット、帯域を制御信号である、第五のゲイン信号gain5、第五のオフセット信号offset5、第五のバンド信号band5、を調整し、校正処理を実行する。これによって、まず校正用Ａ／Ｄ変換回路５の精度が校正される。

次に、アナログ信号用スイッチ１１のパスを入力される主信号であるアナログ信号Ａ１へ切り替える。クロック用スイッチ８も主信号用Ａ／Ｄ変換回路１へ供給される同様のクロックである第一のクロック信号ＣＬＫ１へ切り替え、校正用Ａ／Ｄ変換回路５へも第一のクロック信号ＣＬＫ１を供給し、主信号用Ａ／Ｄ変換回路１と同じタイミングでＡ／Ｄ変換を行う。

これにより主信号用Ａ／Ｄ変換回路１および校正用Ａ／Ｄ変換回路５は共に同じアナログ信号Ａ１を変換することより、両回路の出力変換データを校正用制御回路６によって比較を行い、校正用Ａ／Ｄ変換回路５の変換データと同じ結果を出力するよう、主信号用Ａ／Ｄ変換回路１の制御信号である、第五のゲイン信号gain5、第五のオフセット信号offset5、第五のバンド信号band5を調整し、主信号用Ａ／Ｄ変換回路１の校正処理を実行する。主信号用Ａ／Ｄ変換回路２〜4も同様に校正処理を行っていく。

これにより、各主信号用Ａ／Ｄ変換回路１〜４は主信号であるアナログ信号Ａ１を変換しつつも、バックグラウンドでＡ／Ｄ変換精度を校正でき、全てのＡ／Ｄ変換回路１〜４が校正されれば、結果としてタイムインターリーブ動作するＡ／Ｄ変換装置全体としての精度が校正され、高速かつ高精度なＡ／Ｄ変換装置を実現することが可能となる。

また、回路規模としても、校正用Ａ／Ｄ変換回路５を一個だけ追加するだけなので、Ａ／Ｄ変換装置全体としても、回路面積、消費電力を極端に増加させることはない。特に超高速Ａ／Ｄ変換回路のようなタイムインターリーブ数が多いＡ／Ｄ変換装置ほど、校正用Ａ／Ｄ変換回路５およびその校正回路のオーバーヘッドの割合は小さくなり、本発明の効果が増してくる。

［第二の実施例］
図１１に四個のインターリーブ動作する主信号用Ａ／Ｄ変換回路１〜４と一個の校正用Ａ／Ｄ変換回路５を用いたＡ／Ｄ変換装置に関する第２の実施形態例を示す。本実施例では、校正信号発生器１０として、各主信号用Ａ／Ｄ変換回路１〜４よりも高精度なＤ／Ａ変換回路１４を用いて校正する。

第一の実施例では正弦波を教師信号として使用しているが、第二の実施例ではＤ／Ａ変換回路１４を用いることで、あらゆる既知の教師信号を生成することができる。このとき、校正用制御回路６は、ＦＦＴなどの複雑な演算をする必要は無く、既知の教師信号として入力したデジタル入力信号と、校正用Ａ／Ｄ変換回路５によって変換されたデジタル出力信号とを比較して、その差分が最小となるよう、校正用Ａ／Ｄ変換回路５のパラメータを調整するだけでよい。

またＤ／Ａ変換回路１４を用いる場合（Ｄ／Ａ変換回路１４の性能にも依存するが）、例えばＰＲＢＳパターンのような、より実際の信号に似通った信号を用いて校正することにより、単一正弦波で校正するよりも、より高精度な校正処理を実行することが可能である。

なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、第一から第四の主信号用Ａ／Ｄ変換回路１〜４の校正順序は、順序を予め決定しておいてもよいし、ランダムに校正してもよい。さらには、校正処理を定期的でも不定期的でも、どちらで行ってもよい。
以下、参考形態の例を付記する。
１．
タイムインターリーブ方式のＡ／Ｄ変換装置であって、
実質的に同一の構造で並列に形成されて主信号であるアナログ信号を相違するサンプリングタイミングでデジタル信号に順次変換するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、
前記主信号用Ａ／Ｄ変換回路と実質的に同一の構造で精度が校正済みの校正用Ａ／Ｄ変換回路と、
前記校正用Ａ／Ｄ変換回路との出力差分がなくなるように前記主信号用Ａ／Ｄ変換回路を校正する校正用制御回路と、
を有することを特徴とするＡ／Ｄ変換装置。
２．
前記校正用Ａ／Ｄ変換回路は、所定の校正信号を発生する校正信号発生器と、前記主信号を前記校正信号と切り替えるスイッチと、前記校正信号を変換した前記デジタル信号を所定の基準信号と比較して誤差を判定する精度測定回路と、を有し、判定された前記誤差に基づいて自身の校正処理を実行することを特徴とする１．に記載のＡ／Ｄ変換装置。
３．
前記校正用Ａ／Ｄ変換回路は、前記主信号用Ａ／Ｄ変換回路とは独立した所定のタイミングにて前記校正処理を実行することを特徴とする２．記載のＡ／Ｄ変換装置。
４．
前記校正信号発生器は正弦波発生器を有し、
前記精度測定回路は高速フーリエ変換（ＦＦＴ）回路を用いた歪み検出回路を有し、
前記校正用Ａ／Ｄ変換回路の歪み特性が最小となるよう前記校正処理を実行することを特徴とする３．記載のＡ／Ｄ変換装置。
５．
前記校正信号発生器は前記主信号用Ａ／Ｄ変換回路および校正用Ａ／Ｄ変換回路より高精度なＤ／Ａ変換回路を有し、
前記精度測定回路は前記Ｄ／Ａ変換回路の入力であるデジタル校正信号と前記校正用Ａ／Ｄ変換回路のデジタル出力結果とを比較して両者が同じになるよう前記校正処理を実行することを特徴とする３．記載のＡ／Ｄ変換装置。
６．
前記主信号用Ａ／Ｄ変換回路および前記校正用Ａ／Ｄ変換回路の前記校正処理を実行する調整パラメータとして、利得、オフセット、帯域、の少なくとも一つを用いることを特徴とする４．、５．記載のＡ／Ｄ変換装置。
７．
少なくとも前記主信号用Ａ／Ｄ変換回路と前記校正用Ａ／Ｄ変換回路とに電力を供給する本体電源を有し、
前記校正用Ａ／Ｄ変換回路および前記校正信号発生器を前記校正処理の非実行時に前記本体電源から遮断することを特徴とする２．記載のＡ／Ｄ変換装置。

１ 主信号用Ａ／Ｄ変換回路
２ 主信号用Ａ／Ｄ変換回路
３ 主信号用Ａ／Ｄ変換回路
４ 主信号用Ａ／Ｄ変換回路
５ 校正用Ａ／Ｄ変換回路
６ 校正用制御回路
７ 精度測定回路
８ クロック用スイッチ
１０ 校正信号発生器
１１ アナログ信号用スイッチ
１２ 正弦波発生器
１３ 高速ＦＦＴ変換回路
１４ Ｄ／Ａ変換回路
Ａ１ 主信号であるアナログ信号
Ａ２ 校正用アナログ信号
band1 第一のバンド信号
band2 第二のバンド信号
band3 第三のバンド信号
band4 第四のバンド信号
band5 第五のバンド信号
ＣＬＫ１ 第一のクロック信号
ＣＬＫ２ 第二のクロック信号
ＣＬＫ３ 第三のクロック信号
ＣＬＫ４ 第四のクロック信号
第一から第四のＣＮＴ１〜４ 制御端子
第五のＣＮＴ５ 制御端子
Ｄ１〜Ｄ４ 第一から第四のデジタル信号
Ｄ５ 第五のデジタル信号
gain1 第一のゲイン信号
gain2 第二のゲイン信号
gain3 第三のゲイン信号
gain4 第四のゲイン信号
gain5 第五のゲイン信号
offset1 第一のオフセット信号
offset2 第二のオフセット信号
offset3 第三のオフセット信号
offset4 第四のオフセット信号
offset5 第五のオフセット信号

Claims (7)

1. タイムインターリーブ方式のＡ／Ｄ変換装置であって、
   同一の構造で並列に形成されて主信号であるアナログ信号を相違するサンプリングタイミングでデジタル信号に順次変換するＮ個（Ｎは２以上の整数）の主信号用Ａ／Ｄ変換回路と、
   前記主信号用Ａ／Ｄ変換回路と同一の構造で精度が校正済みの校正用Ａ／Ｄ変換回路と、
   前記校正用Ａ／Ｄ変換回路との出力差分がなくなるように前記主信号用Ａ／Ｄ変換回路を校正する校正用制御回路と、
   を有することを特徴とするＡ／Ｄ変換装置。
2. 前記校正用Ａ／Ｄ変換回路は、所定の校正信号を発生する校正信号発生器と、前記主信号を前記校正信号と切り替えるスイッチと、前記校正信号を変換した前記デジタル信号を所定の基準信号と比較して誤差を判定する精度測定回路と、を有し、判定された前記誤差に基づいて自身の校正処理を実行することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
3. 前記校正用Ａ／Ｄ変換回路は、前記主信号用Ａ／Ｄ変換回路とは独立した所定のタイミングにて前記校正処理を実行することを特徴とする請求項２記載のＡ／Ｄ変換装置。
4. 前記校正信号発生器は正弦波発生器を有し、
   前記精度測定回路は高速フーリエ変換（ＦＦＴ）回路を用いた歪み検出回路を有し、
   前記校正用Ａ／Ｄ変換回路の歪み特性が最小となるよう前記校正処理を実行することを特徴とする請求項３記載のＡ／Ｄ変換装置。
5. 前記校正信号発生器は前記主信号用Ａ／Ｄ変換回路および校正用Ａ／Ｄ変換回路より高精度なＤ／Ａ変換回路を有し、
   前記精度測定回路は前記Ｄ／Ａ変換回路の入力であるデジタル校正信号と前記校正用Ａ／Ｄ変換回路のデジタル出力結果とを比較して両者が同じになるよう前記校正処理を実行することを特徴とする請求項３記載のＡ／Ｄ変換装置。
6. 前記主信号用Ａ／Ｄ変換回路および前記校正用Ａ／Ｄ変換回路の前記校正処理を実行する調整パラメータとして、利得、オフセット、帯域、の少なくとも一つを用いることを特徴とする請求項４、５記載のＡ／Ｄ変換装置。
7. 少なくとも前記主信号用Ａ／Ｄ変換回路と前記校正用Ａ／Ｄ変換回路とに電力を供給する本体電源を有し、
   前記校正用Ａ／Ｄ変換回路および前記校正信号発生器を前記校正処理の非実行時に前記本体電源から遮断することを特徴とする請求項２記載のＡ／Ｄ変換装置。

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