KR101671024B1

KR101671024B1 - 2채널의 타임 인터리빙 아날로그 디지털 변환기 및 그의 오차 측정 및 정정 방법

Info

Publication number: KR101671024B1
Application number: KR1020090130677A
Authority: KR
Inventors: 선더 에스. 키댐비
Original assignee: 인터실 아메리카스 엘엘씨
Priority date: 2008-12-29
Filing date: 2009-12-24
Publication date: 2016-10-31
Also published as: US7839313B2; TW201031124A; US20100164763A1; US20100253557A1; USRE45227E1; TWI511465B; KR20100080391A; USRE45343E1; CN101783683A; US8063803B2; US7839323B2; US20110063149A1; CN101783683B

Abstract

오프셋, 이득, 및 샘플 시간 오차의 측정 및 정정을 제공하는 2채널의 타임 인터리빙 아날로그 디지털 변환기(TIADC) 시스템이 개시된다. 상기 TIADC를 형성하는 두 ADC의 오프셋 오차는 상기 ADC의 오프셋 차를 최소화하는 데 사용될 수 있는 나이키스트 주파수의 스퓨리어스 신호(spurious signal)를 생성한다. 상기 두 ADC 간의 이득 차는 상기 두 ADC 간의 신호 전력 차를 최소화함에 의해 그의 크기(magnitude)가 감소할 수 있는 상기 나이키스트 주파수 주위에 반사되는 스퓨리어스 신호를 생성한다. 자동이득제어루프는 상기 ADC의 이득 평균으로 인해 상기 입력 신호의 스케일링을 정정한다. 위상 오차는 상기 이득 오차로 인한 것들과 π/2 이위상(out of phase)인 상기 나이키스트 주파수 주위에 반사되는 스퓨리어스 신호를 생성한다. 상기 ADC로부터 연속 신호의 상관성 간의 차이를 최소화하는 것은 이들 이미지 톤의 크기를 감소시킨다.

타임 인터리빙, 아날로그, 디지털 변환기, 전하 영역 파이프라인, 오차 신호, 오프셋, 이득, 위상, 적응 처리기, 샘플 시간, 탐색표, 어드레스, 피드백 루프, 감산기, 승산기, 디지털 신호, 합산, 지연, 샘플이, 정정 신호, 부호

Description

2채널의 타임 인터리빙 아날로그 디지털 변환기 및 그의 오차 측정 및 정정 방법{ERROR ESTIMATION AND CORRECTION IN A TWO-CHANNEL TIME-INTERLEAVED ANALOG-TO-DIGITAL CONVERTER}

본 발명은 오프셋, 이득, 및 위상 오류가 측정 및 정정되는 2채널의 타임 인터리빙 아날로그 디지털 변환기(TIADC) 및 오차 정정 방법에 대한 것이다.

타임 인터리빙 아날로그 디지털 변환기(TIADC)는 과거에 초고의 샘플비, 즉 단일 ADC에 의해 제공될 수 없는 샘플비를 필요로 하는 애플리케이션에 있어서 상당한 관심을 받아왔다. TIADC 시스템에 있어서, 고속 ADC는 저속 ADC의 동작을 병렬로 결합함에 의해 획득된다. 이상적으로, 상기 저속 ADC는 각각이 동일한 오프셋, 동일한 이득, 및 동일한 균등 샘플 인스턴트(uniform sample instants)를 가져야만 한다. 그러나, 실제로, 제조 오류, 구성성분의 부정합, 온도 변화, 기계적 스트레인, 환경 동요 등으로 인해, 이러한 요건은 달성하기 어렵다. 결과한 오류는 TIADC 시스템의 성능을 현저하게 감소시키며, 성능을 향상시키는데 필수적인 이들 오류의 측정 및 정정을 야기한다.

오프셋 측정 및 정정을 위해, 두 ADC의 평균 오프셋 값이 DC 톤을 생성하는 한편, 상기 두 ADC 간의 오프셋 차(difference)가 나이키스트 주파수 톤을 생성하는 것을 나타내는 오차식이 개발되어왔다. 상기 알고리즘은 먼저, 두 ADC 간의 오프셋 차에 따라 달라지는 나이키스트 주파수 톤을 최소화하는데 사용된다. 이는 상기 ADC 중 하나의 오프셋을 다른 하나의 것과 같게 함으로써 성취된다. 그러나, DC 톤은 널리 공지된 DC 오프셋 정정 기술을 사용하여 곧장 제거될 수 있다.

이득 오차 측정 및 정정을 위해, 두 ADC 간의 이득 차가 나이키스트 주파수 부근에 반사된 이미지 톤을 생성하는 것이 나타나는 식이 개발되어왔다. 또한, 입력 신호 그 자체가 상기 두 ADC의 이득 평균값에 의해 스케일링(scale)된다. 상기 두 ADC 간의 이득값 차를 최소화하는 알고리즘을 개발한다. 상기 ADC의 이득값 평균에 따른 상기 입력 신호의 스케일링은 개별 자동이득제어(AGC) 루프를 사용하여 정정될 수 있다.

상기 위상 오차가 나이키스트 주파수 부근에 반사된 이미지 톤을 생성하는 것을 나타내는 위상 오차식이 개발되어왔다. 이러한 이미지 톤은 이득 오차로 인해 생성된 톤을 가지는 π/2의 이위상(out of phase)이다. 이 톤의 진폭은 위상 오차의 양과 같은 정도인 것도 또한 나타내어진다. 두 ADC 출력 간의 상관성은 그들 간의 지연을 나타내며, 결과적으로 인접한 두 쌍의 타임 샘플 간의 자기상관 (auto-correlation) 차이를 최소화하는 적응 알고리즘이 개발된다.

각각의 오차를 정정하기 위해 개발된 상기 적응 알고리즘은 2채널의 TIADC의 다른 오차와 무관한 것으로서 각각의 오차를 처리한다.

본 발명의 실시형태는 상기 각 오차의 부호(sign)에 기초하여, 상기 2채널의 TIADC에 대한 입력 신호가 그 자체로 트레이닝 신호이며, 오프셋 오차, 이득 오차, 및 위상 오차의 측정 및 정정이 이러한 배경에서 실행되는 적응 알고리즘을 포함한다. 환언하자면, 상기 적응은 블라인드 적응 기술을 사용하여 수행될 수 있다. 전체 적응은 다양한 오차의 측정이 디지털 영역(domain)에서 실행되는 한편, 정정이 아날로그 영역에서 실행되는 혼합 신호 처리방법이다. 실시형태에서, 디지털 영역의 측정 정보는 탐색표(look up table) 방식에 의해 아날로그 영역의 적절한 정정으로 이동된다. 오프셋 적응 루프에서, 예를 들어, LUT에 대한 특정 어드레스는 오프셋 오차에 기반하여 측정되며, LUT에서 상기 어드레스에 대응하는 값은 상기 정정에 영향을 미치기 위해 디지털 아날로그 변환기(DAC) 및/또는 상기 2채널을 가진 TIADC의 다른 적절한 아날로그 회로를 구동하는데 사용된다. 대안적으로, LUT의 어드레스는 DAC 및/또는 아날로그 회로를 구동하는데 사용될 수 있다. 이득 및 위상 오차에 대한 유사한 혼합 영역의 동작이 실행된다.

하나의 단계를 가진 알고리즘이 바람직한 애플리케이션에서, 두 채널의 TIADC(10)에 대해 단일 톤의 입력으로 구성된 칼리브레이션 신호(calibration signal)로 초기 측정을 획득할 수 있다. 이 문서에 언급된 알고리즘은 컨버전스(convergence)를 획득하기 위해 사용될 수 있다. 단일 톤을 가지는 컨버전스가 획득된 후에, 실질 입력이 도입된다. 적절히 선택된 이득에 대한 μ_gainmin과 μ_gainmax또는 위상에 대한 μ_phasemin과 μ_phasemax을 가지고, 상기 적응 알고리즘이 재시작될 수 있다.

본 발명의 예시 실시형태의 기재가 뒤따르며, 두 채널을 가진 타임 인터리빙 아날로그 디지털 변환기(TIADC)의 기재로 시작한다. TIADC의 신호처리요소는 (1) 오프셋 오차, (2) 이득 오차, 및 (3) 샘플 시간 오차를 검출 및 정정한다. 상기 오차 및 대응하는 검출 및 정정 기술을 기술하는 수학적 모델이 TIADC의 기재를 뒤따른다.

여기 기재된 신호처리요소는 이산 아날로그 또는 디지털 회로로서, 프로그램가능한 디지털 처리기에서 수행하는 프로그램 코드, 상기 균등물의 하나 이상의 조합 또는 기타 방법으로서 구현될 수 있다.

도 1은 두 채널을 가진 예시적인 TIADC(10)를 도시하는 블록도이다. 전형적인 두 채널의 TIADC(10)는 12 비트의 비트폭을 가질 수 있으며, 400 Msps의 샘플 주파수에서 동작한다. 다른 실시형태는 더 빠르거나 또는 느린 샘플비로 더 크거나 작은 비트폭으로 동작할 수 있다. 두 개의 아날로그 디지털 변환기(ADC)(20,21)는 y(n)로서 표현되는 디지털 출력 신호(14)를 제공하기 위해 x(t)로서 표현되는 아날로그 입력 신호(12) 상에서 동작한다. 상기 ADC(20,21)는 T가 클록 신호(45)에 의해 제공되는 샘플비의 역수, f_samp인 교차샘플시간간격(2T)에서 입력 신호(12)를 샘플하고, 유지한다. 일 실시형태에서, 상기 ADC(20,21)는 클록 신호(45)의 홀수 상승 에지(odd rising edges)(40)와 짝수 상승 에지(even rising edges)(41) 상에서 상기 입력 신호(12)를 각각 샘플하고, 디지털화하는 전하 영역 파이프라인 ADC이다. 다른 실시형태에서, 위상 변위기는 ADC(20,21)를 교차 방식으로 동작하기 위해 클록과 상기 ADC(20,21) 사이에 배열될 수 있다. 멀티플렉서(30)가 상기 샘플비로 출력(14)을 생성하기 위해, 상기 샘플비의 반인, 두 ADC(20,21)의 출력을 인터리빙(interleave)한다.

디지털 신호 처리기(DSP)(60)는 ADC(20,21)의 출력에서 오프셋, 이득, 및 위상 오차를 모니터링하고, 정정한다. 탭(100,101)은 ADC(20,21)의 출력을 각각 DSP(60)에 공급하며, 이는 일련의 탐색표(LUT)(30-35) 또는 일련의 디지털 아날로그 변환기(DAC: 미도시)를 사용하여 오차 및 대응하는 정정을 산정한다. 도 1에 도시된 실시형태에서, ADC(20,21)는 대응하는 오프셋 LUT(OLUT)(30,31), 이득 LUT(GLUT)(32,33), 및 위상 LUT(PLUT)(34,35)를 가진다. DSP(60)는 하기 기술된 예로써 적응 알고리즘에 따른 어떠한 오차도 처리한다.

바람직한 실시형태에서, 상기 DSP(60)는 전형적으로 메모리를 포함하는 LUT에 저장된 값을 사용하여 디지털 영역의 오차를 측정하고, 아날로그 영역의 오차를 정정한다. 디지털 측정 정보는 디지털 영역과 아날로그 영역 간의 인터페이스로서 LUT(30-35)를 사용하여 대응하는 아날로그 정정으로 해석될 수 있다. 예를 들어, 아날로그 회로 및/또는 DAC(미도시)는 디지털 오차 신호에 기초한 ADC(20,21)와 OLUT(30,31)에 저장된 대응 어드레스 값 간의 상대적 및/또는 절대적 오프셋 오차를 정정하기 위해 사용될 수 있다. GLUT(32,33)과 PLUT(34,35)가 또한, 디지털 오차 신호에 대한 어드레스 값을 저장할 수 있다. 실제로, LUT(30-35)는 ADC(20,21)를 위한 아날로그 세팅으로 상기 오차를 변환시킴에 의해 디지털 아날로그 변환을 수행한다.

도 2는 DSP(60) 내에서, 오차 측정 블록(201)을 포함한, 오프셋 정정부(210)의 블록도이다. 오차 측정 블록(201)은 ADC(20,21)로부터 탭(100,101) 상의 출력 신호 차를 구하는 감산기(230)를 포함한다. 상기 감산기(230)의 출력에 결합된 가산기(240)는 지연 레지스터(250)와 함께 피드백 루프를 형성하며; 상기 가산기는 N 샘플 때마다 0으로 재설정되는, 지연 레지스터(250)로부터 상기 감산기(230) 출력의 지연 버전과 상기 감산기(230)의 출력을 합산한다. 상기 지연 레지스터(250)는 결과한 오프셋 오차 신호 e_offset을 적응 처리기(220)로 송신한다. 상기 적응 처리기(220)는 DSP, 필드-프로그램가능한 게이트 어레이, 애플리케이션-특수 집적회로, 프로그램형 일반 목적의 데이터 처리기 또는 다른 적절한 실행을 사용하여 실행될 수 있다. 일부 실시형태에서, 상기 적응 처리기(220)는 그것이 상기 오프셋 오차 신호를 최소화하는 방식으로 OLUT₂(31)의 어드레스를 선택하는 하기 기재된 알고리즘에 따라서 동작한다. OLUT(30,31)의 선택 어드레스에 대응하는 값은 대응 방식으로 ADC(20,21) 간의 오프셋을 정정하는데 사용된다.

일 바람직한 실시형태에서, 상기 적응 처리기(220)는 오프셋 오차 신호가 제각기 음이거나, O이거나 또는 양인지 여부에 따라서 -1,0, 또는 1로 되돌아오는, 시그넘 블록(signum block)(282)을 사용하여 오프셋 오차 신호의 부호(sign)를 결정한다. 다음으로, 시그넘 블록(282)으로부터의 출력은 도 2에 도시된 바와 같이, OLUT₂(31)의 어드레스를 생성하기 위해 바이어스

에 가산되는 값을 제어하도 록 오프셋 스텝 사이즈(step size)의

로 승산된다. 오차 신호의 부호에 따라서, 생성물은 순방향 스텝, 역방향 스텝으로 결과할 수 있으며, 또는 변화가 없을 수도 있다.

상기 결과한 생성물은 가산기(286)와 지연 레지스터(288)로 실행되는 피드백 루프에 진입한다. 라운딩 블록(rounding block)(290)은 가산기(292)를 사용하여 바이어스 값

에 의해 바이어스될 수 있는 어드레스 스텝을 형성하기 위해 피드백 루프의 출력을 라운드한다(round). 예를 들어, OLUT₂(31)이 0으로부터 255로 작용하는 256개의 어드레스 로케이션을 가지는 경우, 바이어스 값은 오프셋 오차를 OLUT₂(31)의 범위 중간점으로 설정한 128이 될 것이다.

바이어스된 어드레스는 다음으로, OLUT₂(31) 및 합성 어드레스를 모니터링하며, 필요한 경우, 허용가능한 범위 내에서 OLUT₂(31)의 어드레스를 유지하기 위해 OLUT₁(30)의 어드레스를 재설정하는 오버플로우/언더플로우 블록(294)으로 공급된다. 물론, 어드레스 로케이션의 바이어스 값과 범위는 실행의 세부사항에 따라 달라진다. 특정 실행은 0 바이어스에서 동작할 수 있으며, 가산기(292)를 제거한 할 수 있다.

도 3은 DSP(60) 내에서 오차 측정 블록(301)을 포함하는, 이득 정정부(310)의 블록도이다. 승산기(360,361)는 탭(100,101)로부터 신호를 각각 제곱한다. 상기 오차 측정 블록(301)은 상기 제곱된 신호의 차를 구하고, N 샘플 때마다 0으로 재설정되는 가산기(340) 및 지연 레지스터(350)를 포함한 피드백 루프로 상기 차를 전송하는 감산기(330)를 포함한다. 도 2에 도시된 바와 같이, 상기 피드백 루프는 이득 오차 신호 e_gain을 일부 실시형태에서, 하기 기술된 알고리즘에 따라서 동작하는 적응 처리기(220)로 송신한다. 상기 적응 처리기(220)는 상기 이득 오차 신호를 최소화하는 방식으로 GLUT(32,33)의 어드레스를 선택한다. DSP(60)는 대응하는 방식으로 ADC(20, 21)의 이득을 제어하도록 GLUT(32, 33)로부터의 출력을 사용한다.

바람직한 실시형태에서, 상기 적응 처리기(220)는 도 3에 도시된 바와 같이, GLUT₂(33)의 어드레스를 생성하도록 바이어스

에 가산되는 값을 제어하기 위해 출력이 이득 스텝 사이즈

로 승산되는, 시그넘 블록(282)을 이용한 이득오차 신호의 부호를 결정한다. 결과한 생성물은 가산기(286) 및 지연 레지스터(288)로 실행된 피드백 루프에 진입한다. 라운딩 블록(290)은 가산기(292)를 이용하여 바이어스 값 N_gain/2에 의해 바이어스될 수 있는, 어드레스 스텝을 형성하도록 피드백 루프의 출력을 라운드한다. 상기 바이어스된 어드레스는 다음으로 GLUT₂(33) 및 필요한 경우 GLUT₁(32)를 조정하는 오버플로우/언더플로우 블록(294)으로 공급된다. 상술한 바와 같이, 어드레스 로케이션의 바이어스 값과 범위는 실행의 세부사항에 따른다.

도 4는 DSP(60) 내에서, 오차 측정 블록(401)을 포함한, 위상정정부(410)의 블록도이다. 상기 오차 측정 블록(401)은 탭(100,101)으로부터의 신호 차를, 상기 차의 제곱을 되돌려 보내는 승산기(460)의 양쪽 입력 포트에 공급하는 감산기(430)를 포함한다. 제2 감산기(431)는 탭(101)으로부터의 신호와 지연 레지스터(450)에 의해 지연된 탭(100)으로부터의 신호 버전의 차이를 구한다. 상기 감산기(431)의 출력은 제2 승산기(461)로 제곱된다. 제3 감산기(432)는 승산기(460,461)로부터의 출력 차를 구하고, 상기 감산기(432)에서의 차는 도 2 및 도 3에서와 같이 가산기(440) 및 지연 레지스터(451)를 포함한 피드백 루프에 진입한다. 상기 피드백 루프는 적응 처리기(220)를 구동하는 위상 오차 신호 e_phase를 제공한다.

일부 실시형태에서, 상기 적응 처리기(220)는 하기 기재된 알고리즘에 따라서 동작한다. 도 2 및 도 3에 각각 도시된 오프셋 및 이득 정정부(210,310)에서와 같이, 적응 처리기(220)는 위상 오차 신호를 최소화하는 방식으로 PLUT₂(35)의 어드레스를 선택한다. 상기 선택된 어드레스의 대응 값은 대응 방식으로 ADC(20,21) 간의 위상 오차를 제어하도록 사용된다. 오버플로우/언더플로우 블록(294)은 소정의 범위 내에서 PLUT₂(35)를 유지하기 위해 필요한 경우, 어드레스 세팅을 모니터링하고, PLUT₁(34)를 조정한다.

바람직한 실시형태에서, 상기 적응 처리기(220)는 도 4에 도시된 바와 같이 PLUT₂(35)의 어드레스를 생성하도록 바이어스

에 가산되는 값을 제어하기 위해 위상 스텝 사이즈

로 승산되는, 시그넘 블록(282)을 이용한 위상 오차 신호의 부호를 결정한다. 결과한 생성물은 가산기(286) 및 지연 레지스터(288)로 실행되는 피드백 루프에 진입한다. 라운딩 블록(290)은 가산기(292)를 이용하여 바이어스 값

에 의해 바이어스될 수 있는, 어드레스 스텝을 형성하도록 피드백 루프의 출력을 라운드한다. 상기 바이어스된 어드레스는 다음으로 PLUT(32,33)로 공급된다. 상술한 바와 같이, 어드레스 로케이션의 바이어스 값과 범위는 실행의 세부사항에 따른다.

개시된 TIADC의 실시형태는 모두 세 쌍의 LUT(30-35)를 제어하기 위해 단일 적응 처리기(220)를 사용할 수 있다. 이들 실시형태에서, 오프셋, 이득, 및 위상 오차 정정이 순차 방식(예, 먼저, 오프셋 오차, 다음으로 이득 오차, 다음으로 위상 오차가 정정되며, 반복된다)으로 ADC(20,21)에 적용된다. 모두 세 개의 정정부가 공통의 적응 처리기(220)를 공유하기 때문에, 결과하는 TIADC는, 개별의 오프셋, 이득 및 위상 정정부를 가진 TIADC보다 좀 더 소형이고, 경량이며, 효율적이고, 제조하기 간소하다. 또한, 성능이 크기 또는 비용보다 중요한 다른 실시형태에서, 각각의 적응 처리기(220)는 전용의 하드웨어 또는 프로그램가능한 처리기로 실행될 수도 있다.

도 5는 도 1의 2채널을 가진 TIADC(10)에 사용될 수 있는 전하 영역 파이프라인 ADC(500)에 있어서의 제1 파이프라인 단계(501)에 대한 이득, 오프셋, 및 위상 정정부로부터의 출력 정정을 도시한다. ADC(500)의 추가 기재가 전체가 참조로서 여기 병합된 미국특허출원 제12/074,706 및 미국특허등록 제7,079,067호에서 확인될 수 있다. 제1 및 제2 파이프라인 단계(501,502)는 2비트의 아날로그 디지털 변환을 제공하기 위해 단일 종단형 파이프라인의 전하-재분배, 전하-비교, 및 전하-재분배-구동-회로를 병합한다. 상기 파이프라인에 추가 단계를 부가하는 것은, 연속 단계가 유사 방식으로 파이프라인을 통해 전파되는 전하 패킷 상에서 동작하는, 추가 비트의 아날로그 디지털 변환을 제공한다.

전하 패킷은 노드(520)의 전압이 운반된 전하 패킷의 크기에 따라 변하게끔 하는, 교차하는 반주기의 클록 신호(CLK) 상에서 전하운반회로(505)와 함께 제1 파이프라인 단계(501)의 내외로 운반된다. 비교기(530)는 노드(520)의 결과 전압과 기준전압(V_RC)을 비교한다. 래치(latch)(522)는 디지털 출력(V_B1)을 생성하기 위해 클록 사이클당 한번 상기 비교기(530)로부터의 출력을 래치한다. 전하-재분배 구동부(513)는 V_B1을 수신하고, 전하-재분배 전압 신호(V_QR)을 단계(502)로 출력한다. V_QR의 변화는 단계(502)에서 비교기의 한 노드 전압에 있어서의 대응 변화를 야기하며, 단계(501)의 비교 결과가 다음 단계(502)의 전하-재분배를 지배한다는 것을 의미한다.

오프셋, 이득, 및 위상 정정부(210,310,410)로부터의 출력은 파이프라인 단계의 다양한 구성성분을 제어하기 위해 사용될 수 있다. 예를 들어, 도 1 및 도 2의 OLUT(30,31)와 같은 OLUT로부터의 오프셋 제어 신호(531)는 기준전압(V_RC)을 조정하기 위해 사용될 수 있다. 유사하게, 도 1 및 도 3에서 GLUT(32, 33)와 같은, GLUT로부터의 이득 제어 신호(531)는 비교기(530)의 이득을 조절하도록 사용될 수 있다. 클록 위상(V_C1, V_CC1)이 PLUT(34,35)와 같은 PLUT로부터 신호(511)에 의해 제어된 가변 위상 지연(510)으로 지연되거나 또는 진척될 수 있다. 상기 가변 위상 지연(510)은 지연-잠금 루프, 분산 지연선, 또는 기타 다른 적절한 지연, 버퍼, 또는 메모리 요소로 실행될 수 있다.

오프셋, 이득, 위상 정정 신호는 전하 영역 파이프라인 ADC의 일부 또는 모든 단계에 연결될 수 있다. 또한, 다른 정정 신호가 오차 정정을 좀 더 세밀하게 제어하기 위해 상이한 단계에 적용될 수 있다. 본 기술분야의 당업자는 상기 오프셋, 이득, 및 위상 정정 신호가 전하 영역 파이프라인 ADC를 포함한 다른 적절한 ADC에 유사한 방식으로 연결될 수 있다는 것을 인정할 것이다.

오프셋 오차

이 부분에서, 본 발명에 따라 동작하는 두 채널의 TIADC(10)는 오프셋 오차만을 측정 및 정정하는 것을 제공한다. 오프셋 오차 정정 방법을 확인하기 위해,

이 입력 신호(12)의 임의 주파수이며,

이 임의 위상인

의 입력 신호를 가정한다. 두 채널을 가진 TIADC(10)의 출력(14)은 다음과 같이 주어지며,

상기 V₁ 및 V₂는 각각, ADC₁(20) 및 ADC₂(21)의 오프셋 값이며, n은 샘플수이며, T는 2채널의 TIADC(10)의 샘플 기간이다. 짝수 및 홀수 타임 인스턴트에서의 출력을 결합하여,

를 획득하며,

상기,

는 두 ADC(20,21) 간의 오프셋 차 및 오프셋 평균을 의미한다. 식(2)는 다음과 같이 기재될 수 있으며,

상기

는 샘플링 주파수이며,

이다. 두 ADC(20,21) 간의 평균 오프셋이 DC 텀(term)을 생성하는 한편, 오프셋 차는 나이키스트 주파수 톤을 생성한다는 것이 식(4)으로부터 명백하다. 실시형태에서, 후자의 톤, 즉 나이키스트 주파수 톤의 크기(magnitude)를 최소화하는 것이 목적이다. 이해될 수 있는 바와 같이, 한번 오프셋 값의 차가 제거되거나 또는 최소화되면, 평균 오프셋 값을 최소화하는 것이 상당히 수월하다(예를 들어, OLUT(30,31)을 이용하여 ADC(20,21) 간의 상대 오프셋을 선형으로 변위함에 의해). 도 6은 2채널을 가진 TIADC의 샘플링 주파수가 400 MHz일 때에 오프셋 오차를 가지는 50 MHz 톤의 시뮬레이트된 스펙트럼을 도시한다. 도 6으로부터 볼 수 있는 바와 같이, 결과 스펙트럼에 있어서, 상기 오프셋 오차로 인해 발생하는 두 개의 톤이 있다. 나이키스트 주파수 톤이 두 ADC(20,21) 간의 오프셋 값 차이에 대응하는 한편, DC 톤은 상기 두 ADC(20,21) 간의 평균 오프셋 값에 대응한다.

도 7은 하기 기술된 바와 같이 오프셋 오차 정정 이후에 상기 동일한 신호의 시뮬레이트된 스펙트럼을 도시한다. 오프셋 값의 차이로 인해 나이키스트 주파수 톤이 최소화되었음을 확인할 수 있다. 나이키스트 주파수 톤의 억제량은 정정 이후의 두 ADC 간의 잔여 오프셋 차에 따른다. 나이키스트 주파수 톤이 50dB 이상으로 억제된다는 것을 확인할 수 있다. 도 6과 도 7 사이에서, DC 구성성분이 상이하다는 것을 확인할 수 있다. 이는 ADC₂의 오프셋이 ADC₁의 것과 대략 동일하게 이루어졌다는 사실에 기인한다.

나이키스트 주파수 톤의 크기를 최소화하기 위해, 이 주파수에서 신호 정보를 획득하는 것이 필요하다. 마지막에는, y₁(n)과 y₂(n)이 각각, ADC₁(20)및 ADC₂(21)로부터의 출력에 대응하게끔 한다.

에 대응하는 y(n)의 N-점 DFT는 다음과 같이 주어지며,

상기,

이다.

식(6)으로부터,

을 달성함에 의해, 나이키스트 주파수 톤의 크기를 최소화할 수 있다는 것이 명백하다. e_offset의 계산은 N 샘플에 걸쳐 두 ADC(20,21)로부터의 출력의 평균 차 또는 대안적으로는 차이 평균을 구하는 것에 대응한다. N 값이 커질수록, 측정이 더 정확해진다. 샘플수는 처리기 및 애플리케이션에 따라서 변동될 수 있으며, 2방향 통신(예, 이더넷 접속을 통한 통신)은 전형적으로 고속 컨버전스 또는 작은 N 값은 필요로 한다. 예를 들어, N=1이면, 매회 샘플은 정정을 수행하게 된다. 케이블 모뎀에서와 같은 1방향 통신은 상기와 같은 고속 컨버전스를 필요로 하지 않으며, 더 많은 샘플(즉, 더 큰 N값)로 수행될 수 있다.

각각의 사이즈가 N_offset인 OLUT(30,31)는 각각의 ADC(20,21)에서의 오프셋을 직접적으로 또는 간접적으로 제어하기 위해 사용될 수 있는 입력(entry)을 포함한다. 혼합 영역 처리로서 상기 측정 및 정정을 처리하기 때문에, OLUT(30,31)가 아날로그 및 디지털 영역 간의 인터페이스로서 작용하는 경우, 대부분 손실이 없다. OLUT(30,31)의 어드레스가 디지털 영역에서, 하기 기술된 것과 같은 적응 알고리즘을 사용하여 측정되는 한편, OLUT(30,31)의 출력은 아날로그 영역에서 대응하는 오프셋 정정을 직접적으로 또는 간접적으로 제공한다. 도시하기 위해 두 ADC 간의 최대 오프셋 차를

최하위 비트(Least Significant Bit: LSB)가 되게 한다. 전형적인 12-비트의 TIADC에서, 최대 허용가능한 오프셋 차는 약 60LSB이거나, 전체 비트폭의 약 3%일 것이다. OLUT(30,31)의 입력은 아날로그 회로에 따라 선형 분배, 대수 분배, 또는 기타 다른 분배를 이용하여 이 범위를 포함하도록 설계된다. 선형 분배를 위해, OLUT(30,31)의 입력은 다음 입력과

LBS 다르다. 바람직한 실시형태에서, OLUT(30,31)의 입력은 제로-오차점에 근접하게 선형 분배되며, 상기 분배의 끝(edge)에 근접하게 대수 분배된다.

도 1에 도시된 2채널의 TIADC(10)를 다시 참조하여, ADC₁(20)의 OLUT₁(30) 어드레스는 상기 OLUT₁(30)로부터의 출력이 제로가 되게 고려된다. 상술한 바와 같이, OLUT₁(30)는 ADC₁(20)에 관련하고, OLUT₂(31)은 ADC₂(21)에 관련한다. 두 OLUT(30,31)가 OLUT 어드레스의 함수로서 오프셋 값의 선형 분배를 가지는 경우를 위해, DSP(60)는 OLUT₁(30)의 어드레스를

로 설정한다.

실시예로서, 도 8은 식(6)에 기반하여

인 OLUT₂(31)의 어드레스와 함께

의 변화를 도시한다. OLUT₁의 어드레스는 128이며, 이는 OLUT₁로부터의 출력이 상기 OLUT의 선형 분배값을 가정하여 제로라는 것을 의미한다. 도 8로부터

은 상기 오프셋 오차의 두 극단 간의 선형 변화라는 것이 명백하다. 상기 오차 함수가 OLUT₂(31)의 특정 어드레스를 위해 0을 통과하는 것을 확인할 수 있다. 이러한 경우, OLUT₂(31)의 최적 어드레스는 192이다. 하기 기술한 바와 같이, DSP(60)는

의 절대값을 최소화하는 OLUT₂(31)의 어드레스를 구하기 위해 적응 알고리즘을 이용한다. 바람직한 실시형태에서, 상기 적응 알고리즘은

의 부호에 기초하며, 따라서 극도로 하드웨어 효율적이다.

오프셋 오차 정정 알고리즘

OLUT(30,31)의 값을 선형 분배하는 것을 가정하여, DSP(60)는 OLUT₁의 어드레스를

로 설정한다. OLUT

가 k번째 반복에서 OLUT₂(31)의 어드레스를 표시하게 한다.

은 K번째 반복에서 변수를 표시하게 하며,

은 k번째 반복에서 상기 적응 알고리즘의 스텝 사이즈를 표시하게 한다. 여기서,

을 가정하며,

상기

과

은 각각

의 최대 및 최소값이다. 오프셋 오차를 정정하기 위한 적응 알고리즘은 지금 다음과 같이 기재될 수 있다.

상기

이며,

이며, k₁은 임의의 양수이다. 식(8)으로부터 볼 수 있는 바와 같이,

은

의 부호에 기초하여 OLUT₂(31) 어드레스의 업데이트를 제공한다. 컨버전스에서, OLUT

는

의 최소 절대값을 생성하는 OLUT₂의 최적 어드레스를 가리킨다. 일찍이 인용된 실시예를 위해, 도 9는 반복(k)을 가지는 OLUT

의 컨버전스를 나타낸다. 도 9로부터 확인할 수 있는 바와 같이, 약 7번의 반복에서, OLUT

는 도 8에 도시된

의 제로 교차값에 대응하는 최적 어드레스인 192 부근의 어드레스에 컨버전스한다.

한 세트의 파라미터를 사용하여 상기 적응 알고리즘의 동작을 지금 설명한다. 마지막에는,

,

, 및

이 선택된다. OLUT₁의 어드레스는 128로 설정되며,

이다. 제1 반복에서,

의 부호에 기초하여,

이 획득된다. 도 9는

의 부호가 양이며, 따라서,

이며,

라는 것을 나타낸다. 그러므로, 반복(2)에서, OLUT₂(31)의 어드레스는 192로 설정된다. 이상적으로 이 단계에서,

의 부호는 제로가 되어야 한다(이 경우의

의 제로 교차는 OLPT₂의 어드레스가 192일 때 발생한다는 것을 상기). 그러나, 양자화 및 반올림 오차(quantization and rounding errors)로 인해,

의 부호는 양이다. 현재

이며,

이다. 반복(3)에서 OLUT₂(31)의 어드레스는 224이다. 상기 알고리즘은 이러한 방식으로 OLUT₂(31) 어드레스의 최적값이 획득될 때까지 계속된다. OLUT₂(31) 어드레스의 최적값을 찾기 위한 상기와 같은 검색은 2진 검색으로 명칭된다.

에 OLUT₁(30)의 어드레스를 고정하는 것이 불필요하다. 오프셋 정정을 위한 상기 적응 처리에서의 반복(k) 동안에, OLUT₂(31)의 어드레스가 경계선

을 초과하는 경우(

이고,

), 예를 들어, OLUT₁(30)의 어드레스는 적당히 변화하고, 적응이 재시작된다.

이득 오차

이 부분에서, 이득 오차만을 가지는 2채널의 TIADC(10)을 고려한다. 다시금,

의 입력 신호(12)를 가정한다. 두 채널을 가진 TIADC(10)의 출력(14)은 다음과 같이 주어지며,

상기 G₁ 및 G₂는 각각, ADC₁(20) 및 ADC₂(21)에 의해 제공되는 이득이다. 짝수 및 홀수 타임 인스턴트에서의 출력을 결합하여,

이 획득되며,

상기,

이다.

다시금,

를 사용하여, 식(10)은 다음과 같이 다시 기재될 수 있다.

식(12)는 이득 부정합이

주위에 반사된 이미지 톤을 생성하며, 상기 이미지 톤의 진폭이 두 ADC(20,21) 간의 이득값 차에 비례한다는 것을 나타낸다. 입력 신호가 상기 두 ADC(20,21)의 이득 평균값에 의해 스케일링된다는 것도 확인할 수 있다. 상기와 같은 오차를 정정하기 위해 보통 자동이득제어(AGC)루프가 사용되기 때문에 우려할 필요는 없다. 도 10은 두 채널을 가진 TIADC(10)의 샘플 주파수가 400 MHz일 때에, 이득 오차를 가지는 50 MHz 톤의 시뮬레이트된 스펙트럼을 도시한다. 도 10에서 볼 수 있는 바와 같이, 150 MHz의 이미지 톤이 있다. 억제량은 두 ADC(20,21)의 이득값 차에 따른다. 대안적으로, 그것은 두 ADC(20,21)의 이득값 비율과 1(unity)의 차이에 따라 달라진다. 도 11은 하기 기술된 이득 정정을 적용한 후에 동일한 신호의 시뮬레이트된 스펙트럼을 도시한다. 이득 정정이 25dB 이상으로 이미지 톤을 줄이는 것을 확인할 수 있다.

두 ADC(20,21) 간의 이득차 최소화는 상기 두 ADC(20,21) 상에서 신호의 전력 차를 최소화함에 의해 달성될 수 있다. 마지막에는, 이득 오차 함수가 다음과 같이 도식될 수 있다.

상기 식으로부터 e_gain이 0과 대략 같게 이루어질 수 있으며, 가변성 k_gain이 다음과 같이 확인될 수 있다는 것을 알 수 있다.

도 1에서 보이는 바와 같이, DSP(60)는 ADC(20,21) 각각의 출력 이득을 직접적으로 또는 간접적으로 제어하기 위해, 각각 GLUT(32,33)을 사용한다. 각각의 GLUT(32,33)에서의 분배는 선형 분배, 대수 분배이거나 또는 기타 다른 분배일 수 있다. 두 ADC에 있어서의 이득비의 최대 변화가

인 경우, 그때 GLUT는

의 전체 범위를 포함하도록 설계된다. 바람직한 실시형태에서,

이며, 허용가능한 이득범위가 명목 이득값의 0.98-1.02 배라는 것을 의미한다.

오프셋 측정 및 정정에서와 같이, GLUT₁(32)의 어드레스는 그로부터의 출력이 단일(unity)하도록 가정된다. 일 실시예로서, GLUT(32,33) 각각의 사이즈가 N_gain인, 상기 GLUT(32,33)의 선형 분배 값(linear distribution of values)을 가정한다. 도 12는 식(13)에 기초하여 GLUT₂(33)의 어드레스와 함께 e_gain의 변화를 도시한다. 여기 도시된 실시형태에서, N_gain이 다른 적절한 값을 취할 수 있음에도 N_gain = 256이다. 상기 오차 변화가 선형이 아님에도, 선형으로 나타내어진다. 도 12로부터 분명한 바와 같이, e_gain의 제로 교차 영역은 GLUT₂(33)의 최적 어드레스에 대응한다. 도 12에서, e_gain의 최소 절대값은 162의 GLUT₂에 대응한다.

이득 오차 정정 알고리즘

GLUT의 선형 분배를 가정하여, DSP(60)은 GLUT₁(32)의 어드레스를 N_gain/2로 설정한다.

이 k번째 반복에서 GLUT₂(33)의 로케이션을 나타내게 한다.

가 k번째 반복에서 변수를 나타내게 하며,

이 k번째 반복에서 적응 알고리즘의 스텝 사이즈를 나타내게 한다. 여기서,

을 가정하며,

상기 μ_gainmin과 μ_gainmax는 각각

의 최대 및 최소값이다. 상기 이득 오차를 정정하기 위한 적응 알고리즘은 다음과 같이 기재될 수 있다.

상기

이며,

이며, k₂는 임의의 양수이다. 상기 적응 알고리즘에서 볼 수 있는 바와 같이,

는 e_gain의 부호에 기초하여 GLUT₂(33)의 어드레스 업데이트를 제공한다. 컨버전스에서,

는 e_gain의 최소 절대값을 생성하는 GLUT₂(33)의 최적 어드레스를 가리킨다. 일찍이 인용된 실시예를 위해, 도 13은 N_gain= 256을 가정하며, 반복(k)를 가지는

의 컨버전스를 도시한다. 도 13에서 볼 수 있는 바와 같이, 약 7번의 반복에서,

는 도 12에 도시된 e_gain의 제로 교차값에 대응하는 최적 어드레스인, 162 부근의 어드레스에 컨버전스한다.

N_gain/2에 GLUT₁(32)의 어드레스를 고정할 필요가 없음을 인지하여야 한다. 이득 정정을 위한 적응에서 반복(k) 동안에, GLUT₂(32)의 어드레스가 경계선

을 초과하는 경우(

), 예를 들어, GLUT₁(30)의 어드레스는 적당히 변할 수 있으며, 적응이 재시작된다.

위상 오차

이 부분에서, 위상 오차만을 가지는 두 채널의 TIADC(10)를 고려한다. 다시금,

의 입력 신호(12)를 가정하면, 두 채널을 가진 TIADC(10)의 출력(14)은 다음과 같이 주어진다.

여기서, ADC₁(20)이 타임 인스턴트 2nT에서 샘플되는 한편, ADC₂(21)은 타임 인스턴트(2n+1)T + Δt에서 샘플되는 것을 가정한다. 결과적으로, Δt은 샘플 시간 오차이다. 상기 식은 다음과 같이 다시 기재될 수 있다.

이 확인될 수 있다. 사인 함수가

을 가지는, 홀수 함수이기 때문에,

이 획득된다.

및

을 사용하여, 상기 식은 다음과 같이 다시 기재될 수 있다.

Δt가

에 비해 작으며,

이고,

라는 것을 가정한다. 결과적으로, 다음 식과 같다.

상기 식으로부터 위상 오차가 상기 위상 오차(Δt)에 비례하는 진폭을 가지는 이미지 톤을 생성하는 것을 확인할 수 있다. 상기 이미지 톤은 이득 오차로 인해 생성되는 톤을 가진 2π 이위상(out of phase)이라는 것이 흥미롭다. 도 14는 50 MHz 톤을 가지는 신호의 시뮬레이트된 스펙트럼을 도시한다. 다시금, 400 MHz의 샘플 주파수가 가정된다. 도 14에서 볼 수 있는 바와 같이, 상기 위상 오차를 발생하는 150 MHz의 이미지 톤이 있다. 도 15는 위상 정정 후에 동일한 신호의 시뮬레이트된 스펙트럼을 도시하며; 상기 이미지 톤은 25dB 이상으로 억제되었다. 억제량은 Δt가 0에 얼마나 근접한지에 따라 달라진다.

널리 알려진 바와 같이, 두 시퀀스(sequence) 간의 상관성은 그들 사이의 시간 지연에 관한 정보를 제공한다. 마지막에는, 위상 오차가 다음과 같이 정의된다.

상기 위상 오차에 대한 다른 식은 다음과 같이 주어지며,

두 ADC(20,21) 간의 위상 오차에 관한 정보도 제공한다.

상기 제시된 오프셋 및 이득 정정에서와 같이, DSP(60)는, 각각의 ADC(20,21) 클록 신호(45)의 위상을 직접적으로 또는 간접적으로 제어하기 위해, 각각의 크기가 N_phase인 PLUT(34,35)를 사용한다. PLUT(34,35)의 어드레스가 디지털 영역에서 적응 알고리즘을 사용하여 측정되는 한편, PLUT(34,35)의 출력은 ADC(20,21)를 제어하기 위해 사용되는 클록 신호(45)의 대응 지연을 직접적으로 또는 간접적으로 제공한다. 두 ADC(20,21) 간의 최대 위상 지연이, 상기 PLUT(34,35)의 입력이 이 범위를 포함하도록 설계되는 ±X_P단위이게 한다. 바람직한 실시형태에서, 상기 최대 위상 지연은 기간의 약 0.3%이거나 또는, 500 MHz의 샘플 주파수에 대한 ±5.75 ps의 시간 지연이다(즉, 2ns의 샘플 기간). ±X_P 단위는 초, 라디안, 또는 샘플 주파수의 단편일 수 있으며, PLUT(34,35)의 입력은 정정에 영향을 미치는 아날로그 회로에 따라서 선형 분배, 대수 분배, 또는 기타 다른 분배를 따를 수 있다.

다시금, DSP(60)은 PLUT₁(34)로부터의 출력이 제로가 되도록 상기 PLUT₁(34)의 어드레스를 설정한다. 환언하자면, ADC₁(20) 상에 수행되는 정정은 없다. 일 실시형태는 PLUT(34,35) 각각의 사이즈가 N_phase인 PLUT(34,35)의 선형 분배 값을 사용한다. 일 실시예로서, 도 16은 N_phase가 다른 적절한 값을 취할 수 있음에도, N_phase = 256인, 식(22)에 기초하여 PLUT₂(35)의 어드레스와 함께 e_phase의 변화를 도시한다. 도 16에서 명백한 바와 같이, e_phase의 제로 교차 영역은 PLUT₂의 최적 어드레스에 대 응한다. 도 16에서, e_phase의 최소 절대값은 157의 PLUT₂ 어드레스에 대응한다. e_phase의 제로 교차값에 대응하는 PLUT₂(35)의 최적 어드레스를 구하는 적응 알고리즘을 지금 개발한다.

위상 오차 정정 알고리즘

PLUT(34,35)의 선형 분배를 가정하면, DSP(60)는 PLUT₁(34)의 어드레스를 N_phase/2로 설정한다.

가 k번째 반복에서 PLUT₂(35)의 어드레스를 나타내게 한다.

가 k번째 반복에서 변수를 나타내게 하며,

가 k번째 반복에서 적응 알고리즘의 스텝 사이즈를 나타내게 한다. 여기서, 다음 식을 가정하며,

상기 μ_phasemin과 μ_phasemax는 각각

의 최대 및 최소값이다. 위상 오차를 정정하기 위한 적응 알고리즘은 다음과 같이 기재될 수 있다.

상기

이며,

이며, k₃는 임의의 양수이다. 상기 적응 알고리즘으로부터 알 수 있는 바와 같이,

는 e_phase의 신호에 기초하여 PLUT₂(35)의 어드레스 업데이트를 제공한다. 컨버전스에서,

는 e_phase의 최소 절대값을 생성하는 PLUT₂(35)의 최적 어드레스를 가리킨다. 도 17은 반복(k)을 가지는

의 컨버전스를 나타내며, N_phase = 256을 가정한다. 도 17에서 볼 수 있는 바와 같이, 약 7번의 반복에서,

는 도 16에 도시된 e_phase의 제로 교차값에 대응하는 최적 어드레스인 157 부근의 어드레스에 컨버전스한다.

N_phase/2에 PLUT₁(34)의 어드레스를 고정할 필요가 없음이 인지되어야만 한다. 위상 정정을 위한 적응에서 반복(k) 동안에, PLUT₂(35)의 어드레스가 경계선

을 초과하는 경우(

및

), 예를 들어, PLUT₁(34)의어드레스는 적당히 변화할 수 있으며, 적응이 재시작된다.

식(22)이 모든 홀수 나이키스트 영역(odd Nyquist zones)에 유효하다는 것을 언급해야 한다. 짝수 나이키스트 영역(even Nyquist zones)에 대해서, 상기 위상 오차의 부호는 식(22)에 주어진 음의 위상 오차이다. 환언하자면, 짝수 나이키스트에 대해서, 상기 위상 오차는 다음과 같이 된다.

광대역 신호를 위한 오프셋, 이득, 및 위상 오차 정정

지금까지는, 하나의 톤으로 구성된 입력 신호를 다뤄왔다. 상기 신호가 광대역일 경우의 오프셋, 이득, 및 위상 오차를 탐색할 것이다. 도 18은 400 MHz의 샘플비를 가지는 두 채널을 가지는 TIADC(10)에 대한 광대역 신호의 스펙트럼을 도시한다. 다시금, N_offset = 256을 가지는 OLUT₂(31)의 선형 분배 값에 대해, 도 19는 OLUT₂(31)의 어드레스와 함께 e_offset의 변화를 도시한다. 상기 입력 신호가 광대역인 경우에도, e_offset은 오프셋 오차의 두 극한 사이의 선형 변화이다. 오차 함수가 OLUT₂(31)의 특정 어드레스에서 0을 통과하는 것을 볼 수 있다. 이 점에서, OLUT₂(31)의 최적 어드레스를 위한 2진 검색을 가지는 동일한 알고리즘이 상기 입력 신호가 광대역일 경우에 사용될 수 있다.

다시금, N_gain = 256을 가지는 GLUT₂(33)의 선형 분배 값에 대해, 도 20은 GLUT₂(33)의 어드레스와 함께 e_gain의 변화를 도시한다. 도 20으로부터 이득 오차 함수가 더 이상 원만한 직선이 아님을 알 수 있다. 실제로, 상기 이득 오차는 비선형 움직임을 보인다. 그러나, 도 20을 자세히 보면, e_gain은 GLUT₂어드레스의 전체 범위를 가로지르는 특정한 추세를 가진다. e_gain의 변화에 있어서 추세가 없는 동작(detrending operation)을 수행함에 의해, 선형부가 추출될 수 있다. 특정 실시형태에서, 상기 추세가 없는 동작은 바람직하게는 도 20에 도시된 바와 같이 데이터에 대해 최초의 또는 선형의, 최소 자승법(least-squares fit)이다. 상기 추세가 없는 동작으로부터 추출된 이 직선은 도 20에 도시된다. 이는 GLUT₂(33)의 특정 어드레스를 위해 e_gain이 0인 것을 나타낸다. 상기 이득 오차 측정 및 정정을 위해 일찍이 제시된 적응 알고리즘은 μ_gainmin,μ_gainmax, k₂가 적절히 선택된다면 상기 입력이 광대역인 경우에 적용될 수 있다. 상기 알고리즘을 컨버전스하기 위해, μ_gainmin과μ_gainmax는 도 20의 선형 추세가 획득될 수 있도록 작아야만 한다. 상기 적응 알고리즘에서

의 작은 값으로 인해, 컨버전스 시간이 길어진다는 것을 언급해야 한다.

다시금, N_phase= 256을 가지는 PLUT₂의 선형 분배 값에 대해, 도 21은 PLUT₂의 어드레스와 함께 e_phase의 변화를 도시한다. 도 21로부터 상기 이득 오차 함수와 같이, 상기 위상 오차 함수도 더 이상 원만한(smooth) 함수가 아니지만, 상기 이득 오차 변화와 유사한 비선형 움직임을 나타냄을 확인할 수 있다. 두 채널의 TIADC(10)에 대한 입력이 광대역인 경우, e_phase는 e_gain과 유사한 추세를 가진다는 것을 다시금 알 수 있다. 도 21에서 볼 수 있는 바와 같이, 상기 비선형 변화에 선형부가 있다. 다시금, e_phase의 변화에 있어서 추세가 없는 동작을 수행함에 의해, 선형부가 추출될 수 있다. 추세가 없는 동작에 의해 획득된 상기 수직선은 도 21에 도시된다. 이는 PLUT₂(35)의 특정 어드레스를 위해 e_phase가 0인 것을 도시한다.상기 위상 오차 측정 및 정정을 위해 일찍이 제시된 적응 알고리즘은 μ_phasemin,μ_phasemax, k₃가 적절히 선택된다면 상기 입력이 광대역인 경우에 널리 사용될 수 있다. 상기 알고리즘을 컨버전스하기 위해,μ_phasemin과μ_gphasemax는 도 21의 선형 추세가 획득될 수 있도록 작아야만 한다. 다시금, 상기 적응 알고리즘에서

다수의 애플리케이션에서, 긴 컨버전스 시간은 허용가능하지 않다. 상기 보이는 바와 같이, 오프셋 정정을 위한 적응 알고리즘은 2진 검색을 사용하여 처음 7 내지 8의 반복 내에서 컨버전스되도록 이루어질 수 있다. 그러나, 광대역 입력에 대해선, 이득 및 위상 오차는 비선형이며, 따라서 상기 컨버전스를 진척시키기 위해서 GLUT₂(33) 또는 PLUT₂(35)의 근접 최적 어드레스(neighborhood of the optimal address)가 제1 단계에서 획득되는 두 단계의 알고리즘이 제시된다. 제2 단계는

또는

의 작은 값이 사용되는 먼저 언급된 적응 알고리즘이다.

도 20 및 도 21로부터 볼 수 있는 바와 같이, e_gain 또는 e_phase 변화의 최소 자승법을 표현하는 직선은 각각, GLUT₂(33) 또는 PLUT₂(35)의 최적 어드레스인 제로 교차를 제공한다. 마지막에는, N_lut는 N_gain 또는 N_phase를 나타내게 하며, e_err은 e_gain 또는 e_phase를 나타내게 하며, X(k)는 GLUT₂(33) 또는 PLUT₂(35)의 k번째 어드레스를 나타내게 한다. 다음 식을 확인한다.

상기 a 및 b는 상수이며, e_err(k)는 어드레스 로케이션 X(k)의 오차값을 표현 한다. 식(13) 또는 식(22)을 사용하여 e_err(k)이 획득된다는 것을 상기해야 한다. 식(26)으로부터 상기 a 및 b가 공지된다면, Y(k) = a + bX(k)는 e_err(k)의 변화에 직선 피트(straight line fit)를 제공한다는 것을 알 수 있다. 상수 a 및 b에 대하여, R의 도함수를 0과 같게 하여, 다음 식이 획득된다.

상기 두 방정식을 풀어냄에 의해

다음 식이 획득된다.

근접 최적점(neighborhood of the optimal point)은 y(k) = 0으로 균등화함 에 의해 획득될 수 있다. 따라서, 다음 식과 같다.

상기 Int(x)는 x의 정수부를 표현한다.

와

가 선험적으로 알려졌기 때문에 측정할 필요는 없다. 상기 식으로부터 획득된 X(k)의 값을 사용하여,

또는

의 초기 값을

과 같게 설정한다. 이는 두 단계 알고리즘의 제1 단계를 구성한다. 제2 단계에서, 이득에 대한 μ_gainmin과 μ_gainmax또는 위상에 대한 μ_phasemin과 μ_phasemax의 적정 값으로 상술한 바와 같은 적응 알고리즘을 작용한다.

하나의 단계를 가진 알고리즘이 바람직한 애플리케이션에서, 두 채널의 TIADC(10)에 대해 단일 톤의 입력으로 구성된 칼리브레이션 신호(calibration signal)로 초기 측정을 획득할 수 있다. 이 문서에 언급된 알고리즘은 컨버전스를 획득하기 위해 사용될 수 있다. 단일 톤을 가지는 컨버전스가 획득된 후에, 실질 입력이 도입된다. 적절히 선택된 이득에 대한 μ_gainmin과 μ_gainmax또는 위상에 대한 μ_phasemin과 μ_phasemax을 가지고, 상기 적응 알고리즘이 재시작될 수 있다.

이 발명이 그의 예시 실시형태를 참조하여 부분적으로 도시 및 기술되었지만, 본 기술분야의 당업자에 의해 형식 및 상세사항에 있어서 다양한 변화가 첨부 청구항에 의해 포함된 본 발명의 범위를 벗어나지 않는 범위에서 이루어질 수 있음을 이해할 것이다.

전술한 것은 다음의, 유사 참조 번호가 상이한 관점에 걸친 동일한 부품을 나타내는 첨부 도면에서 도시되는 본 발명의 예시 실시형태에 있어서의 좀 더 상세한 기재로부터 분명해질 것이다. 상기 도면은 반드시 본 발명을 한정하는 것은 반드시 스케일 및 강조되는 것은 아니며, 본 발명의 실시형태를 도시할 뿐이며, 여기에서:

도 1은 두 채널을 가진 타임 인터리빙 아날로그 디지털 변환기(TIADC)의 블록도이다.

도 2는 두 채널을 가진 타임 인터리빙 아날로그 디지털 변환기(TIADC)의 오프셋 정정부에 대한 블록도이다.

도 3은 두 채널을 가진 TIADC의 이득 정정부에 대한 블록도이다.

도 4는 두 채널을 가진 TIADC의 위상 정정부에 대한 블록도이다.

도 5는 전하 영역 파이프라인된 아날로그 디지털 변환기(ADC)의 일 단계에 대한 오프셋, 이득, 및 위상 정정부의 정정에 대한 블록도이다.

도 6은 오프셋 오차를 가지는 신호의 스펙트럼 도면이다.

도 7은 오프셋 오차 정정을 가지는 도 6의 신호의 스펙트럼 도면이다.

도 8은 OLUT₂ 어드레스와 함께 e_offset의 변화 도면이다.

도 9는 반복(k)과 함께 OLUT

어드레스의 변화 도면이다.

도 10은 이득 오차를 가지는 신호의 스펙트럼 도면이다.

도 11은 정정된 이득 오차를 가지는 도 10의 신호의 스펙트럼 도면이다.

도 12는 GLUT₂ 로케이션과 함께 e_gain의 변화 도면이다.

도 13은 반복(k)과 함께 GLUT

어드레스의 변화 도면이다.

도 14는 위상 오차를 가지는 신호의 스펙트럼 도면이다.

도 15는 위상 오차 정정 이후에 도 14에 도시된 신호의 스펙트럼 도면이다.

도 16은 PLUT₂ 어드레스를 함께 e_phase의 변화 도면이다.

도 17은 반복(k)과 함께 PLUT

어드레스의 변화 도면이다.

도 18은 두 채널을 가진 TIADC에 대한 광대역 신호 입력의 스펙트럼 도면이다.

도 19는 도 18의 광대역 신호에 대한 OLUT₂와 함께 e_offset의 변화 도면이다.

도 20은 도 18의 광대역 신호에 대한 GLUT₂와 함께 e_gain의 변화 도면이다.

도 21은 도 18의 광대역 신호에 대한 PLUT₂와 함께 e_phase의 변화 도면이다.

Claims

2채널의 타임 인터리빙 아날로그 디지털 변환기(ADC) 시스템으로서,

주파수(f) 및 기간(T)에서 클록 신호를 생성하는 클록 신호 생성기;

상기 클록 신호 생성기에 결합되며, 제1 디지털 신호를 제공하기 위해 상기 클록 신호의 홀수 사이클 상에서 입력 신호를 샘플링하고, 유지하는 제1 ADC;

상기 클록 신호 생성기에 결합되며, 제2 디지털 신호를 제공하기 위해 상기 클록 신호의 짝수 사이클 상에서 상기 입력 신호를 샘플링하고, 유지하는 제2 ADC;

상기 제1 디지털 신호와 제2 디지털 신호를 수신하도록 결합되며, 상기 제1 디지털 신호와 제2 디지털 신호에 기반하여 오차 신호를 생성하는 오차 측정 블록;

상기 오차 신호를 수신하도록 결합되며, 상기 오차 신호에 기초하여 상기 제1 ADC와 제2 ADC 간의 오프셋 오차, 이득 오차, 및 샘플 시간 오차 중 적어도 하나를 측정하며, 상기 제1 ADC와 제2 ADC 중의 적어도 하나의 오프셋 오차, 이득 오차, 및 샘플 시간 오차 가운데 하나를 정정하기 위해 상기 측정 오차에 대응하는 정정 신호를 상기 제1 ADC와 제2 ADC 중의 적어도 하나에 피드백하는 적응 처리기; 및

상기 입력 신호의 디지털 표시를 형성하도록 상기 제 1 디지털 신호 및 제 2 디지털 신호를 인터리빙하는 멀티플렉서를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 제1 ADC 및 제2 ADC는 전하 영역 파이프라인 ADC이며, 상기 정정 신호는 전하 영역 파이프라인의 입력단을 통해 피드백되는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 적응 처리기는 상기 제1 ADC와 제2 ADC 간의 진폭 오프셋 차에 따른 간섭음에 기초하여 오차 신호를 측정함에 의해 오프셋 오차를 측정하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 적응 처리기는 상기 제1 디지털 신호와 제2 디지털 신호 간의 전력 차에 기초하여 오차 신호를 측정함에 의해 이득 오차를 측정하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 적응 처리기는 상기 제1 디지털 신호와 제2 디지털 신호 간의 상관성을 결정함에 의해 샘플 시간 오차를 측정하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 적응 처리기는 오프셋 오차, 이득 오차, 및 샘플 시간 오차를 순차적으로 처리하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 6항에 있어서,

상기 적응 처리기에 결합되는 복수의 탐색표(LUT)를 더 포함하고,

상기 정정 신호가 상기 LUT의 어드레스에 기초하고, 각각의 LUT는 상기 제1 ADC와 제2 ADC 중의 적어도 하나의 오프셋 세팅, 이득 세팅, 또는 지연 세팅 가운데 하나를 제어하도록 사용되는 값을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 6항에 있어서,

복수의 디지털 아날로그 변환기(DAC)를 더 포함하고,

상기 정정 신호가 상기 DAC에 제공되며, 각각의 DAC는 상기 제1 ADC와 제2 ADC 중의 적어도 하나의 오프셋 세팅, 이득 세팅, 또는 지연 세팅 가운데 하나를 제어하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

오프셋 오차, 이득 오차, 및 샘플 시간 오차를 동시에 처리하도록 구성되는 추가 적응 처리기를 더 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 적응 처리기는:

상기 오차 신호의 부호를 결정하는 시그넘 블록;

상기 오차 신호의 부호를 어드레스 스텝 사이즈로 승산하는 승산기;

상기 승산기의 지연된 출력과 상기 승산기의 출력을 합산하기 위한 지연 레지스터와 가산기를 포함하는 피드백 루프; 및

상기 피드백 루프의 출력을 라운딩하는 라운딩 블록을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 10항에 있어서,

상기 오차 측정 블록은:

상기 제1 디지털 신호와 제2 디지털 신호의 차를 구하는 감산기; 및

상기 감산기 출력의 지연 버전과 상기 감산기의 출력을 합산하기 위한 지연 레지스터와 가산기를 포함하는 피드백 루프;를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 10항에 있어서,

상기 오차 측정 블록은:

상기 제1 디지털 신호를 제곱하는 제1 승산기;

상기 제2 디지털 신호를 제곱하는 제2 승산기;

상기 제1 승산기와 제2 승산기로부터의 출력 차를 구하는 감산기; 및

상기 감산기 출력의 지연 버전과 상기 감산기의 출력을 합산하기 위한 지연 레지스터와 가산기를 포함하는 피드백 루프를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 10항에 있어서,

상기 오차 측정 블록은:

상기 제1 디지털 신호와 제2 디지털 신호의 차를 구하는 제1 감산기;

상기 제1 디지털 신호를 지연하는 지연 요소;

상기 지연 요소로부터의 출력과 상기 제2 디지털 신호의 차를 구하는 제2 감산기;

상기 제1 감산기로부터의 출력을 제곱하는 제1 승산기;

상기 제2 감산기로부터의 출력을 제곱하는 제2 승산기;

상기 제1 승산기와 제2 승산기로부터의 출력 차를 구하는 제3 감산기; 및

상기 제3 감산기 출력의 지연 버전과 상기 제3 감산기의 출력을 합산하기 위한 지연 레지스터와 가산기를 포함하는 피드백 루프를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 적응 처리기는 하드웨어를 사용하여 오차를 측정 및 정정하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

상기 적응 처리기는 소프트웨어를 사용하여 오차를 측정 및 정정하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
제 1항에 있어서,

각각이, 상기 적응 처리기에 결합되며, 상기 적응 처리기로부터의 출력에 기초하여 오프셋 오차, 이득 오차, 또는 샘플 시간 오차 중의 하나를 위해 상기 제2 ADC로 상기 정정 신호를 제공하도록 구성되는 복수의 탐색표(LUT)를 더 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기 시스템.
2채널의 타임 인터리빙 아날로그 디지털 변환기(ADC)의 오차 정정 방법으로서,

클록 신호 생성기를 가지고, 주파수(f) 및 기간(T)에서 클록 신호를 생성하는 단계;

제1 디지털 신호 및 제2 디지털 신호를 각각 생성하기 위해, 교차샘플시간간격(2T)에서 제1 ADC 및 제2 ADC로 입력 신호를 샘플링하고, 유지하는 단계;

오차 측정 블록을 가지고 상기 제1 디지털 신호 및 제2 디지털 신호에 기초하여 오차 신호를 결정하는 단계;

적응 처리기를 가지고 상기 오차 신호에 기초하여 상기 제1 ADC 및 제2 ADC 간의 오프셋 오차, 이득 오차, 및 샘플 시간 오차 중의 적어도 하나를 측정하는 단계;

상기 적응 처리기에 의해 측정된 상기 오차에 기초하여 정정 신호를 제공하는 단계;

오프셋 오차, 이득 오차, 샘플 시간 오차 중의 하나를 정정하기 위해 상기 제1 ADC와 제2 ADC 중의 적어도 하나에 상기 정정 신호를 인가하는 단계; 및

상기 입력 신호의 디지털 표시를 형성하기 위해 멀티플렉서를 가지고 상기 제1 디지털 신호와 제2 디지털 신호를 인터리빙하는 단계를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 제1 ADC와 제2 ADC는 전하 영역 파이프라인 ADC이며, 상기 정정 신호는 전하 영역 파이프라인의 입력단에 인가되는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 오프셋 오차의 측정은 진폭이 상기 제1 ADC와 제2 ADC 간의 진폭 오프셋 차에 따르는 간섭음에 기초하여 오차 신호를 측정하는 것을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 이득 오차의 측정은 상기 제1 디지털 신호와 제2 디지털 신호 간의 전력 차에 기초하여 오차 신호를 측정하는 것을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 샘플 시간 오차의 측정은 상기 제1 디지털 신호와 제2 디지털 신호 간의 상관성을 결정하는 것을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 오프셋 오차, 이득 오차, 및 샘플 시간 오차는 순차적으로 측정되고 정정되는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 22항에 있어서,

상기 정정 신호의 제공은 탐색표에서 오프셋 오차, 이득 오차, 또는 샘플 시간 오차에 대응하는 어드레스 값을 탐색하는 것을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 22항에 있어서,

상기 정정 신호의 제공은 오프셋 오차, 이득 오차, 및 샘플 시간 오차에 대응하는 디지털 값을, 대응하는 아날로그 오프셋 세팅, 이득 세팅, 및 샘플 시간 세팅으로 변환하는 것을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 오프셋 오차, 이득 오차, 및 샘플 시간 오차는 동시에 측정되는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 오차의 측정은:

상기 오차 신호의 부호를 시그넘 블록으로 측정하는 단계;

상기 오차 신호의 부호를, 승산기를 가지고 어드레스 스텝 사이즈로 승산하는 단계;

상기 승산기의 지연된 출력과 상기 승산기의 출력을 합산하는 단계; 및

지연 레지스터와 가산기를 포함하는 피드백 루프의 출력을 라운딩 블록으로 라운딩하는 단계를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 26항에 있어서,

상기 오차 신호의 측정은:

상기 제1 디지털 신호와 제2 디지털 신호의 차를 감산기를 가지고 구하는 단계; 및

지연 레지스터와 가산기를 포함하는 피드백 루프를 가지고, 상기 감산기 출력의 지연 버전과 상기 감산기의 출력을 합산하는 단계를 더 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 26항에 있어서,

상기 오차 신호의 측정은:

상기 제1 디지털 신호를 제1 승산기로 제곱하는 단계;

상기 제2 디지털 신호를 제2 승산기로 제곱하는 단계;

상기 제1 승산기 및 제2 승산기로부터의 출력 차를 감산기를 가지고 구하는 단계; 및

지연 레지스터와 가산기를 포함하는 피드백 루프를 가지고, 상기 감산기 출력의 지연 버전과 상기 감산기의 출력을 합산하는 단계를 더 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 26항에 있어서,

상기 오차 신호의 측정은:

상기 제1 디지털 신호와 제2 디지털 신호의 차를 제 1 감산기를 가지고 구하는 단계;

상기 제1 디지털 신호를 지연 요소를 가지고 지연하는 단계;

상기 지연 요소로부터의 출력과 상기 제2 디지털 신호의 차를 구하는 단계;

상기 제1 감산기로부터의 출력을 제1 승산기로 제곱하는 단계;

제2 감산기로부터의 출력을 제2 승산기로 제곱하는 단계;

상기 제1 승산기 및 제2 승산기로부터의 출력 차를 제3 감산기를 가지고 구하는 단계; 및

지연 레지스터와 가산기를 포함하는 피드백 루프를 가지고, 상기 제3 감산기 출력의 지연 버전과 상기 제3 감산기의 출력을 합산하는 단계를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 적응 처리기는 하드웨어를 사용하여 오차를 측정하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 적응 처리기는 소프트웨어를 사용하여 오차를 측정하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
제 17항에 있어서,

상기 정정 신호의 제공은 대응 탐색표에 저장된, 오프셋 오차, 이득 오차, 또는 샘플 시간 오차에 대응하는 어드레스 값에 따라서 상기 제2 ADC 상에서 오프셋 세팅, 이득 세팅, 또는 샘플 시간 세팅을 설정하는 것을 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기의 오차 정정 방법.
2채널의 타임 인터리빙 아날로그 디지털 변환기(ADC)로서,

클록 신호를 생성하는 클록 신호 생성기;

상기 클록 신호를 수신하고, 상기 클록 신호의 홀수 사이클 상에서 입력을 샘플링하고, 유지하는 제1 ADC;

상기 클록 신호를 수신하고, 상기 클록 신호의 짝수 사이클 상에서 상기 입력을 샘플링하고, 유지하는 제2 ADC;

상기 제1 ADC 및 제2 ADC의 출력을 수신하고, 상기 출력의 오프셋 오차, 이득 오차, 및 위상 오차에 대응하는 오차 신호를 제공하는 오차 신호 블록;

상기 제1 ADC 및 제2 ADC 중의 적어도 하나의 오프셋 세팅, 이득 세팅, 또는 지연 세팅 가운데 하나를 제어하는데 사용되는 값을 저장하는 탐색표(LUT); 및

상기 오차 신호를 수신하고, 상기 오차 신호에 기초하여 오프셋 오차, 이득 오차, 및 위상 오차를 순차적으로 측정하며, 상기 LUT에 저장된 값에 기초하여 상기 오프셋 오차, 이득 오차, 및 위상 오차의 대응하는 정정을 상기 제1 ADC 및 제2 ADC에 순차적으로 더 제공하는 적응 처리기를 포함하는 것을 특징으로 하는 2채널의 타임 인터리빙 아날로그 디지털 변환기.