CN104467843B - 一种用于高速数据采集系统的综合误差校正方法 - Google Patents

Abstract

本发明公开了一种用于高速数据采集系统的综合误差校正方法，该方法通过FPGA芯片、DSP芯片和DAC芯片的硬件支持来完成三种通道失配误差估计的处理。首先，在数据采集系统中产生用于自标定的测试信号，对各个ADC通道进行误差估计；得到时间误差估计值后，若时间误差较大，则直接通过FPGA控制时钟管理芯片精确调节各通道ADC芯片的采样时钟的相位差进行校正，若时间误差小于时钟管理芯片的调节精度，使用DSP上的高速误差校正算法处理；软硬一体化的自适应误差校正技术提高了误差校正的精度和可靠性。

Description

一种用于高速数据采集系统的综合误差校正方法

技术领域

本发明涉及数据采集及数字通信领域，特别涉及一种用于高速高精度数据采集系统的基于软硬件结合的综合误差校正方法。

背景技术

时间交错采样技术的出现，突破了单片ADC芯片(ADC驱动放大器)的限制，使得数据采样速率和采样精度得到了提升，推动了高速高精度数据采集技术的发展。ADC驱动放大器具有许多重要功能，包括缓冲、幅度调整、单端至差分和差分至单端转换、共模失调调节以及滤波功能。ADC驱动器已经成为数据转换级中必不可少的信号调理元件，也是ADC实现其额定性能的关键因素。

但是利用时间交错采样技术，搭建的多片ADC并行采样系统，在提高采样速率和精度的同时，由于多个并行采样通道之间的不一致性会引入三种通道失配误差(包括时间误差、增益误差、偏置误差)，降低系统的整体性能，这是高速高精度数据采样系统共同面临的问题。对通道失配误差的校正技术是当前高速高精度数据采样研究领域的一项技术热点。当前的误差校正技术主要存在以下问题：

(1)硬件校正技术：通过严格精确的电路设计来消除通道失配误差，包括选用高精度时钟芯片，严格等长的电路布线，高精度高一致性的ADC芯片等。但是由于当前芯片和电路板制造技术的限制，这种严格精确的电路设计是无法完全实现的，同时相应的成本代价太高，只能应用于极少数的高速高精度数据采集系统，无法广泛的推广和应用。

(2)软件校正技术：在FPGA或DSP等数字信号处理芯片上，通过数字处理算法来完成对通道失配误差的校正。由于软件校正方法灵活方便，同时不会增加额外的硬件成本，成为当前误差校正技术的研究热点。但是当前的软件校正算法，都不同程度上存在着算法复杂，实时性差，无法随着系统误差的改变而灵活调整等问题。

因此，针对以上问题，本发明提出一种基于软硬件结合，同时兼顾设计成本的综合误差校正方法。

发明内容

本发明用于高速数据采集系统的综合误差校正方法是利用了一定的硬件支持，结合软件处理算法来完成对时间交错并行采样数据的失配误差的估计和校正，通用性强，可广泛应用于各种采用时间交错采样技术的数据采集系统。

本发明采用的硬件支持包括有DAC芯片、FPGA芯片和DSP芯片。

对于各个ADC芯片的时钟管理(即采样输入时钟)由FPGA可编程控制，可适当调整不同ADC芯片采样时钟的相位。

FPGA控制芯片，完成对各个ADC芯片的时钟管理的可编程控制，并接受高速采样数据流，适当缓存后，传递给DSP数字信号处理芯片。

DSP数字信号处理芯片，接收到FPGA传递过来的高速采样数据流后，通过综合数字校正算法，抑制并消除各并行通道采样数据间的失配误差，从而得到精确的采样数据。同时，控制DAC芯片产生用于自标定的测试信号。

本发明用于高速数据采集系统的综合误差校正方法，包括利用DSP与DAC芯片结合产生给定的通道测试信号；测试信号经过信号调理进入各ADC转换通道，DSP获得已知测试信号的采样结果，通过误差估计算法，获得三种通道失配误差值。而后根据误差估计的结果，对采样数据进行补偿修正，从而得到准确的采样数据。同时，再通过高性能的滤波算法，可实现采样数据信噪比的增强。

本发明基于软硬件结合的综合误差校正方法特点在于：

1)高速数据采集系统自动产生通道测试信号：在系统初始化时，用于获取当前系统通道失配误差，结合误差较正算法，可实现对系统误差的随时准确的校正。

2)自标定的时间误差校正方法：时间误差是时间交错采样技术最重要的误差来源之一。本发明方法针对时间误差校正问题，提出了一种结合软件校正和硬件控制的自标定的误差校正技术。首先，在数据采集系统中产生用于自标定的测试信号，对各个ADC通道进行误差估计；得到时间误差估计值后，若时间误差较大，则直接通过FPGA控制时钟管理芯片精确调节各通道ADC芯片的采样时钟的相位差进行校正，若时间误差小于时钟管理芯片的调节精度，使用DSP上的高速误差校正算法处理；软硬一体化的自适应误差校正技术提高了误差校正的精度和可靠性。

3)基于噪声整形的信噪比增强方法：针对高速高精度ADC转换中不可避免的噪声问题，提出基于噪声整形的信号信噪比增强技术，将硬件功能软件化。利用过采样技术对噪声做频域分布扩展的预处理，设计噪声整形算法以分割有用信号和噪声频谱，加强数字滤波的效果，形成一个高效的信噪比增强结构。该结构可以利用线性/非线性信号处理方法，从根本上提高采集信号的信噪比，同时，保持了针对不同应用时系统结构的一致性。

附图说明

图1是本发明所需的硬件支持结构图。

图2是本发明三种通道失配误差估计过程图。

图3是本发明综合误差校正流程图。

具体实施方式

下面将结合附图对本发明方法作进一步的详细说明。

参见图1所示的支持本发明用于高速数据采集系统的综合误差校正方法的硬件结构为：包括FPGA芯片1、DSP芯片2和DAC芯片3。所述的DAC芯片3为D/A转换集成芯片。所述的DSP芯片2即数字信号处理器，是将信号以数字方式表示并处理的理论和技术；DSP，DigitalSignal Process。DSP芯片的内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的DSP指令，可以用来快速的实现各种数字信号处理算法。所述的FPGA芯片1即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。FPGA，Field Programmable Gate Array。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

在本发明中，DSP芯片2用于产生自测试数字信号D2，DAC芯片3用于将接收到的D2进行处理后，输出模拟测试信号M_out；FPGA芯片1用于将接收到的数字采样信号M_in进行处理后，输出数字采样信号D1；DSP芯片2将接收到的数字信号D1经过数字算法处理，输出采集数字信号D_out。

参见图2所示，适用于高速数据采集系统的综合误差校正的三种通道失配误差估计过程如下：

当高速数据采集系统启动后，系统会产生自测试信号D2，该自测试信号D2为一个标准正弦信号，频率为10～100MHz，幅值为1V，且周期幅值之和为零。高速数据采集系统接收到自测试信号D2后，经ADC转换获得不同通道的采样序列。假设有M(M＝1，2，3，…，i，…，i代表M路通道中的任意一通道，也是通道的标识号)路采样通道，以第i通道为基准来估算三种通道失配误差。对不同通道采样序列分别进行傅里叶变换，得到各自的幅度谱，不同通道采样谱的幅度比就是不同通道间的增益误差比，以第i通道为基准，则可获得其他各通道的增益误差；由于输入的自测试信号D2的周期幅值之和是零，所以可对不同通道的采样序列进行幅值求和，而后再求各自的平均值，就可获得各自通道的偏置误差值；对时基误差的估算时，首先以第i通道为基准，计算其采样序列中前后采样点的偏差，再求不同通道与第i通道对应采样点的偏差，从而获取偏差函数，对其进行最小均方差迭代，利用最速下降法加速迭代过程，从而获得不同通道相对第i通道的时基误差；至此完成了对三种通道失配误差的估算，将其记录在DSP芯片2中，用于后续采样数据的补偿校正。

参见图3所示，本发明适用于高速数据采集系统的综合误差校正方法的工作流程如下：

当高速数据采集系统启动后，DSP芯片2首先产生自测试信号D2，并启动DAC芯片3，检测DAC芯片3是否产生模拟测试信号M_out，若没有，则返回重新运行；若检测到模拟测试信号M_out，则等待FPGA芯片1接收测试采样数据；当接受到测试采样数据后，启动DSP芯片2，并传输数据至DSP；DSP芯片接受到数据，立即进行误差估计，若时间误差较大则调节采样时钟；若时间误差小于采样时钟的最小调节步长，则记录误差值用于后续补偿校正，从而完成自标定过程；当有外部触发信号来时，若有接收采集数据并在DSP芯片2中，按之前自标定过程中测定的系统误差，进行数据校正；校正完成后，在通过基于噪声整形的信噪比增强方法，提高采样数据的信噪比，最后输出采集数据。该采集数据输出通过触发DSP芯片2中的采集数字信号D_out来完成。

Claims (4)

1.一种用于高速数据采集系统的综合误差校正方法，支持该方法的硬件由FPGA芯片(1)、DSP芯片(2)和DAC芯片(3)组成；其特征在于：适用于高速数据采集系统的综合误差校正的三种通道失配误差估计过程如下；

当高速数据采集系统启动后，系统会产生自测试信号D2，高速数据采集系统接收到自测试信号D2后，经DAC芯片(3)转换获得不同通道的采样序列；

假设有M路采样通道，以第i通道为基准来估算三种通道失配误差；M＝1,2,3,…,i,…，i代表M路通道中的任意一通道；

对不同通道采样序列分别进行傅里叶变换，得到各自的幅度谱；

对不同通道采样谱的幅度比就是不同通道间的增益误差比，以第i通道为基准，则可获得其他各通道的增益误差；

由于输入的自测试信号D2的周期幅值之和是零，所以可对不同通道的采样序列进行幅值求和，而后再求各自的平均值，就可获得各自通道的偏置误差值；

对时基误差的估算时，首先以第i通道为基准，计算其采样序列中前后采样点的偏差，再求不同通道与第i通道对应采样点的偏差，从而获取偏差函数，对其进行最小均方差迭代，利用最速下降法加速迭代过程，从而获得不同通道相对第i通道的时基误差；

至此完成了对三种通道失配误差的估算，将其记录在DSP芯片(2)中，用于后续采样数据的补偿校正；

当高速数据采集系统启动后，DSP芯片(2)首先产生自测试信号D2，并启动DAC芯片(3)，检测DAC芯片(3)是否产生模拟测试信号M_out，若没有，则返回重新运行；若检测到模拟测试信号M_out，则等待FPGA芯片(1)接收测试采样数据；当接收到测试采样数据后，启动DSP芯片(2)，并传输数据至DSP；DSP芯片接收到数据，立即进行误差估计，若时间误差较大则调节采样时钟；若时间误差小于采样时钟的最小调节步长，则记录误差值用于后续补偿校正，从而完成自标定过程；当有外部触发信号来时，若有接收采集数据并在DSP芯片(2)中，按之前自标定过程中测定的系统误差，进行数据校正；校正完成后，再通过基于噪声整形的信噪比增强方法，提高采样数据的信噪比，最后输出采集数据；该采集数据输出通过触发DSP芯片(2)中的采集数字信号D_out来完成。

2.根据权利要求1所述的用于高速数据采集系统的综合误差校正方法，其特征在于：该自测试信号D2为一个标准正弦信号，频率为10～100MHz，幅值为1V，且周期幅值之和为零。

3.根据权利要求1所述的用于高速数据采集系统的综合误差校正方法，其特征在于：DSP芯片(2)用于产生自测试数字信号D2，DAC芯片(3)用于将接收到的D2进行处理后，输出模拟测试信号M_out；FPGA芯片(1)用于将接收到的数字采样信号M_in进行处理后，输出数字采样信号D1；DSP芯片(2)将接收到的数字信号D1经过数字算法处理，输出采集数字信号D_out。

4.根据权利要求1所述的用于高速数据采集系统的综合误差校正方法，其特征在于：能够实现高速数据采集系统的自标定的时间误差校正。