CN102739252B - 用于时间交织模数转换器的后台校准的系统和方法 - Google Patents
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Abstract
用于时间交织模数转换器的后台校准的系统和方法，各种实施方案考虑通道‑通道失配误差的后台校准。在特定实施方案中，通过比较I‑ADC的输出与参考ADC的输出以及使二者之差与已知函数相关以获得校正信号来实现校准，所述校正信号可以被用来校正通道‑通道失配误差。
Description
技术领域
本发明涉及交织ADC(模数转换器)，并且更具体地，涉及校准由交织ADC中的一个或更多个源造成的通道-通道失配误差的系统、装置和方法。
背景技术
时间交织ADC(I-ADC)技术考虑模拟输入信号的功率-高效、高速采样和数字化。在单个ADC通道架构中，三个竞争的参数，1)精度、2)速度以及3)功率，通常是彼此抵触的。I-ADC架构允许达到高精度水平的挑战与以高速操作的挑战分开。以这样的方式，为达到给定采样率所需的功率消耗可以被优化。总地来说，I-ADC技术是达到极高速采样率的优选选项。
I-ADC是一种具有多个并行采样通道的转换器阵列。每个通道的采样频率无需各个地满足奈奎斯特准则，而是I-ADC中的所有通道的组合输出的采样频率应当满足奈奎斯特准则。在理想情况下，I-ADC的采样率与交织并行ADC通道的数量成比例地提高。在实践中，每个ADC通道引入数个分量误差，例如时钟信号中的相移误差。为人所知的是，I-ADC引起新的限制性能的误差，这些误差是由多个ADC通道之间的传输路径失配(例如，传播延迟)、增益和偏置失配造成的。
需要校准的失配类型可以总地被分为时序偏斜(timing skew)失配、带宽失配、偏置失配、增益失配以及静态非线性失配。组合的通道失配误差可以利用未知的模拟输入信号进行非线性地调制并且创建进一步限制I-ADC性能的信号相关误差项。此外，温度漂移、电源电压以及其他环境条件将会随时间改变该失配误差，这需要附加的失配校准。
尽管已经提出了许多方案来最小化、补偿或校准各种失配源，但失配误差仍旧是高频输入信号的高精度、高速采样的瓶颈。
为了校正每个失配误差，需要这样的方法来使感兴趣的误差与可观察的输出信号相关，该可观察的输出信号通常是形成I-ADC中的阵列的一个或更多个通道的数字输出信号。为实现收敛，每个失配误差与其可观察的输出信号的相关性对ADC输入处呈现的模拟输入信号来说必须是足够大的。此外，失配误差必须充分独立于其他失配误差。
需要用于I-ADC电路的后台(background)校准的系统、装置和方法，来克服上面所述的局限性。
发明内容
本发明的各种实施方案提供I-ADC的后台校准。该校准减少由高速I-ADC内的若干个源造成的通道-通道失配误差，例如时序偏斜、增益误差、DC偏置误差以及静态非线性等。
在本发明的特定实施方案中，通道-通道失配误差通过以下方式来校正：比较预校准参考ADC的输出与子ADC的输出，使二者之差与已知的误差信号(signature)相关联，以及将校正信号反馈到I-ADC以校正特定通道-通道失配误差。
本发明的特定实施方案利用从输入信号获得的信息来限定表征已知失配误差的函数。该函数与计算的失配误差相关以生成针对每个失配误差类型的估计值。子ADC中的控制电路由该估计值生成校正信号，该校正信号被用来最小化或校正该失配误差。
在各种实施方案中，参考ADC以相对于子ADC的预定时序关系对模拟输入信号进行采样，从而参考ADC的采样位置以预定间隔对准各自的子ADC的采样位置。
附图说明
现在将参照本发明的实施方案，本发明的实施例可以在附图中被图示。这些附图意图是图示说明性的而非限制性的。尽管本发明是在这些实施方案的上下文中进行描述的，但是应该理解，并非意图将本发明的范围限于这些特定实施方案。
图1是现有技术的I-ADC设备的框图。
图2是另一现有技术的交织ADC设备的框图。
图3是根据各种实施方案的交织ADC设备的框图。
图4是根据各种实施方案的交织ADC校准的时序图。
图5是图示说明根据各种实施方案的通道-参考误差与相关基函数的相关的示图。
图6是现有技术的分段结构(subranging)(或者流水线)ADC级的框图。
图7图示说明根据各种实施方案的针对ADC静态失配误差的一组示例性相关基函数。
图8图示说明时序偏斜与通道-参考误差的关系。
图9图示说明根据各种实施方案的单音(single-tone)输入的实际斜率与从采样的输入信号的离散时间微分获得的估计斜率之间的预期相关性。
图10是根据各种实施方案的交织ADC设备的框图。
图11是根据本发明的各种实施方案的用于校准I-ADC设备的示意性过程的流程图。
具体实施方式
在以下描述中，为了说明的目的，对特定细节进行了阐述，以便提供本发明的理解。然而，本领域技术人员将明白的是，可以在没有这些细节的情况下实施本发明。本领域技术人员将认识到以下所述的本发明的实施方案可以以各种方式并且使用各种装置来执行。本领域技术人员还将认识到另外的修改、应用和实施方案在其范围内，如同本发明可以提供效用的另外的领域一样。因此，以下所述的实施方案举例说明本发明的特定实施方案，意在避免模糊本发明。
说明书中提及“一个实施方案”、“实施方案”等是指结合所述实施方案所描述的具体的特征、结构、特性或功能被包含在本发明的至少一个实施方案中。在说明书不同地方出现的短语“在一个实施方案中”、“在实施方案中”等不是必定都是指相同的实施方案。
此外，附图中部件之间或者方法步骤之间的连接并不限于是通过直接的方式起作用的连接。相反，在不脱离本发明的教导的情况下，附图中图示说明的部件之间或者方法步骤之间的连接可以被修改或者通过添加到其中的中间部件或方法步骤而被改变。
图1示出使用I-ADC设备100进行失配误差的后台校准的现有技术的最优化技术。共同输入信号102被输入到M个交织子ADC 104。每总计M个ADC样本信号，进行一遍每个ADC顺序地对输入信号102的采样。表示为Diraw的子ADC 104的数字输出数据106然后被输入到数字校准块108，该数字校准块108对交织子ADC 104进行失配误差的开环后台校准。
由于共同输入信号102是未知的，为进行校准以实现收敛对输入信号102的统计属性进行假设。遗憾的是，输入信号102的统计属性将会随时间改变，或者输入信号102会包括与特定失配失真表现其自身的频率相同的频率(例如，FS/M)。此外，将会是非常困难的是识别造成频谱中相应失真音调(tone)的失配误差，并且更加困难的是最小化该失配误差。结果，使用这种最优化技术的实践中的ADC校准将会是劣性的，造成无法最小化或校正失配误差的非收敛系统。
最近的研究已经证实了向I-ADC系统引入描述ADC输入信号的新的可观察的输出的这种限制。假设额外的输出向所述系统引入充分的新信息，则该额外的输出在与现有的M个ADC通道的输出结合时可以潜在地导致收敛系统。
图2是采用基于比较器的后台校准的现有技术的I-ADC设备的框图。数字校准块202使用反馈信息来校准子ADC中的误差，例如与每个采样时间阶段成比例的延迟。使用辅助比较器的目的在于，最小化由时序偏斜造成的通道-通道失配误差。在以单个采样器作为时序参考的情况下，辅助ADC的周期性采样位置将出现在由整体采样率限定的周期的整数倍处。
图3是根据各种实施方案的具有后台校准的交织ADC设备的框图。校准出现在后台中并且不中断转换过程。在一个实施方案中，共同输入信号302被输入到用于M路交织的M个交织子ADC 304。参考ADC 310是具有等于或大于子ADC 304的精确度的精确度的多位量化器。如图4中所示，参考ADC 310以相对于每个子ADC 304的预定时序关系对输入信号302进行采样。参考ADC 310可以通过可变延迟单元(未示出)接收时钟信号。延迟可以由来自数字校准块308的数字反馈字(word)控制。
加上参考ADC 310得到总共M+1个ADC通道。每个通道将输入信号302转换为数字输出，得到一组可以为包含关于输入信号302的信息的任何形式的M+1个ADC数字输出。该信息有助于通道-通道失配误差的校正。具体地，参考ADC参数(例如采样时间、偏置、增益、总体非线性等)可以被限定来用作参考数据，相对所述参考数据，子ADC参数被计算来校准子ADC304。参考ADC自己的参数可以在前台(foreground)或后台以本领域技术人员已知的任何技术被校准。
来自每个子ADC通道304的数字数据输出306被传送到数字校准块308。在一个实施方案中，数字校准块308与参考ADC 310和子ADC 304一起被置于反馈中(或者等同地，每个通道一个数字校准块)。数字校准块308被耦合来接收子ADC通道304的M个数字输出306和参考ADC通道310的输出数据305。针对要被校正的每个类型的失配误差并且针对每个通道，数字校准块308可以储存和调节特定失配误差的估计。子ADC通道304中的每个被耦合来接收来自数字校准块308的针对每个失配误差的模拟或数字反馈控制信号312。反馈控制信号312被用来通过适当的模拟或数字方法校正每个交织子ADC304中的失配误差。在另一实施方案中，数字校准块308在没有反馈控制信号的情况下以这样的方式校正失配误差，即该失配误差被数字校准块308在数字域中校正。
在一个实施方案中，所有的ADC 304、310直接地或间接地通过输入信号调整电路(例如缓冲器(未示出))接收要被采样的模拟输入信号302。该缓冲器可以被用来限制由高速采样过程造成的干扰。
图4是根据各种实施方案的交织ADC校准的时序图，图示说明相对于参考ADC的采样周期的子ADC的采样周期。在一个实施方案中，每总计M个ADC样本信号，进行一遍每个ADC连续地对模拟输入信号的采样，从而时钟信号402的每个采样沿(edge)被隔开时间段TS，得到每个ADC通道的采样时间为M·TS。参考ADC通道以等于或低于M·TS的速率对模拟输入信号进行采样，从而时钟信号406的参考ADC采样位置随着时间顺序地对准针对M个子ADC通道中的每个的时钟信号404的采样位置。例如，如果参考ADC每总计M+1个样本信号将进行一次采样，假设针对参考通道和子ADC通道的时钟与采样位置之间的时序延迟是可比的，则在总计M·(M+1)个样品信号的时间段上，参考ADC采样位置将会在子ADC通道中的每个的适当的采样位置中的每个轮换(rotate)。本领域技术人员将理解的是，针对可以实现这种功能的参考ADC，存在或固定或可变的很大的一组不同的采样率。
回到图3，一旦参考ADC 310完成量化其采样的输入时，其输出数字数据306，该数字数据306然后被输入到数字校准块308。数字输出数据305和306可以为包含关于模拟输入信号302的信息的任何形式，包括若子ADC 304为分段结构(或流水线)ADC时的关于级位判定(stage bit decision)的冗余信息。
图5是图示说明根据各种实施方案的通道-参考误差与相关基函数的相关的示图。在一个实施方案中，参考ADC编码的数字输出数据502从每个子ADC输出数据504被减去，其中差506(也称为通道-参考误差)表征由于各自的子ADC通道与参考ADC之间的失配造成的误差。参考ADC参数(例如采样时间、偏置、增益、总体非线性等)可以被限定来用作参数，子ADC输出数据504相对该参数被测量。针对每个子ADC输出数据504，通道-参考误差506被输入到不同的乘法器508，以与参考ADC的参数相关。具体地，针对每个感兴趣的失配误差，通道-参考误差506与专用于该误差的相关基函数510相乘，以产生相关输出512Pij，其中i表示通道索引而j表示失配索引。
该相乘过程可以在数字校准块中实现并且具有各种水平的精确度(范围从1位到多于16位)。此外，相乘可以通过选择相关基函数510而被容易或简单预示。然而，为实现良好收敛，相关输出512优选地针对强相关在幅度上是大的，针对弱相关在幅度上是小的，相关输出512的符号应当指示失配误差的极性。针对相互独立的失配源，在针对特定误差确定相关基函数510中，所有其他失配误差可以被假设为等于零，并且每个相关基函数510理想地正交于其他相关基函数。相关基函数510可以依赖于关于感兴趣的信号或量化输出的任何信息，例如斜率、频率、ADC判定等。
相关输出512可以由低通滤波器514(例如，积分器)滤波，来提供大量数据的过采样(oversampling)或平均(averaging)。如通过每个子ADC通道中的控制电路所表达的，每个滤波器输出描述失配误差的估计516。误差估计516以这样的方式被反馈到各自的控制电路，从而以直接或间接的方法减去或消除特定误差。误差估计516随着时间将收敛到理想地为与实际失配误差相同或相接近的稳态值。因此，每个子ADC将被校正来匹配参考ADC的特征。就在偏置、增益和线性等方面为非理想的参考ADC来说，针对每个子ADC，校准环将稳定参考ADC中出现的误差。如先前描述的，参考ADC的失配参数(例如，偏置、增益、线性等)可以在前台或者在后台被校准。在一个实施方案中，校准块的带宽仅被设置为足够大以在合理的时间内初始地稳定并且追踪漂移(例如，温度、电源电压等中的)。充分闭环带宽的典型值介于1kHz和20kHz之间。
图6是现有技术的分段结构(或流水线)ADC级的框图。图6示出具有典型级600的经典的分段结构(或流水线)ADC。本领域技术人员公知的是，流水线ADC中的总体非线性的主要源之一是第一级转换随机电容失配。级DAC中的电容失配造成模数转换中的非线性，并且可以被视作基于位判定比较器604(BDC，也被称为FLASH)的判定调整的通道-参考偏置误差。每次形成特定BDC判定606，从表征输入信号602的电荷中减去非理想的电荷。因此，在得知BDC判定606和理想量化输出(即，来自参考ADC的输出)这二者的情况下，相关电路将测量或估计各个BDC判定606所增加的非理想电荷的量。一旦得知误差估计，可以以模拟方式(减去该级中与BDC相关的电荷)或数字方式(从输出字中减去值)进行校正。
图7图示说明根据各种实施方案的针对具有2.5位第一级的示例性ADC的静态失配误差(例如，增益、偏置以及非线性)的一组相关基函数。在一个实施方案中，每个可能的BDC判定704具有相关基函数702，该相关基函数702被设置为针对各自的BDC判定704等于1而针对其他的BDC判定704等于0。结果，例如利用门控时钟可以实现通道-参考误差与相关基函数702相乘。ADC中的其他静态非线性的源可以与分段形式(piece-wise fashion)(段(segment)的边界由BDC判定704划分)的电容匹配误差一起被减少。同样可能的是，在考虑或不考虑BDC判定704的情况下，分段的函数可以被扩展为具有更多或更少数量的段。
在理想输出字减去零电压输入的情况下，子ADC的输出参考偏置等于子ADC的平均输出，该理想输出字是参考ADC输出。因此，偏置误差的相关基函数702可以被设置为等于1。然而，相关基函数702的这种选择不正交于前面所论述的非线性相关基函数。如果多于一个失配误差要被估计，则应当避免失配误差之间的交叉相关。为进行举例说明，等于+1的BDC判定704和等于-2的通道-参考误差将会造成偏置和非线性相关这二者的非零P，从而校准块将尝试校准每种类型的失配误差。可以采用数个方案处理非正交性。在一个实施方案中，偏置估计可以作为非线性校正的平均值并且容易地从ADC输出字被减去。可替换地，非线性校准可以完全负责偏置校正。在这两种情况下，偏置相关基函数是非必要的并且完全可以被排除。
针对使通道-参考误差与增益误差进行相关，由于等于1的偏置相关基函数不正交于每个相关基函数702，所以增益相关基函数存在类似的正交性问题。通道-参考误差在符号和幅度这两方面上将线性地依赖于增益误差。因此，尽管增益误差相关基函数702可以简单地被设置为参考ADC输出，这种方式会影响非线性估计。在一个实施方案中，通过求非线性估计的加权和来估计增益误差。在不使用非线性校准的可替换实施方案中，先前描述的增益和偏置相关基函数是正交的并且可以被用来解决两种失配误差。可以利用ADC输出字与用在ADC内的参考电压的调制数字相乘或者利用其他方法来实现增益校正。
图8图示说明时序偏斜误差与通道-参考误差的关系。在一个实施方案中，时序偏斜误差的相关基函数将指示时序偏斜误差802的大小和极性。时序偏斜误差802δti被定义为由参考ADC采样806的绝对时间减去第i个子ADC通道采样804的绝对时间。如果ΓIN(t)是参考ADC采样位置处的ADC输入信号的斜率，并且假设ADC输入信号的频率具有与时序偏斜相比是非常大的周期，则通道-参考误差808计算为Δi≈ΓIN·δti。为获得实际的时序偏斜误差802，给定δti≈Δi/ΓIN，通道-参考误差808可以与在采样参考ADC时的ADC输入信号的斜率估计进行相关。
为构建包含关于输入斜率ΓIN的信息的相关基函数，多条现有信息可以被以杠杆方式被利用(leveraged)，并且可以设想许多电路来估计该输入斜率。在一个实施方案中，可以以杠杆方式利用关于输入信号的现有信息，从而在ADC中无需附加的模拟电路。为此，利用知晓输入信号的最大频率会是有帮助的。如果输入频率远低于第一奈奎斯特区域(即，最大输入频率远低于FS/2)，则斜率的极性可以通过整体ADC输出的离散时间微分来估计。
图9图示说明根据一个实施方案的当将单音输入的实际斜率与从采样的输入信号的离散时间微分获得的估计斜率比较时的预期的相关性。单音输入的实际输入斜率和从采样的输入信号的离散时间微分获得的估计斜率之间的预期的相关性ρ902相对被归一化到采样频率的输入频率被绘示。
如图9所示的，这种方式在实际斜率和在没有附加模拟电路的情况下生成的估计斜率之间建立良好的预期相关性ρ902。因此，针对包含在第一奈奎斯特区域中的输出频率，我们现在可以将时序偏斜误差的可能的相关基函数定义为Bskew＝DADC[n]-DADC[n-1]，其为以当前ADC输出字和前一ADC输出字之间的差来描述时序偏斜误差的简单的一阶差分方程式。注意的是，该基函数是优选的，因为其给出斜率的极性和幅度这二者的良好表示，该良好表示同样与由时序偏斜引起的误差成比例。
然而，图9图示说明在没有附加硬件的情况下的简单基函数的有效性。这是基于输入频率相对地低于奈奎斯特频率的假设的。在输入频率需求落入高奈奎斯特区域的应用中，例如在射频输入信号的直接数字化中，如果该奈奎斯特区域是已知的，则相关基函数可以简单地针对第二或偶数奈奎斯特区域(FS/2-FS,3FS/2-2FS等)被反转(inverted)或者针对奇数奈奎斯特区域(0-FS/2,FS-3FS/2等)被保持。
在一个实施方案中，可以采用诸如可变延迟部件、比较器、微分器以及附加ADC等的附加电路，来更准确地估计输入信号的斜率。例如，时序延迟部件可以与一个或更多个比较器结合，来在参考ADC采样位置附近提高有效采样率，该有效采样率然后可以用于斜率极性估计。如图10所示的，附加信息1014然后可以被传递至数字校准块1016，以用于限定相关基函数。
图10是根据各种实施方案的具有用于校准时序偏斜的附加斜率检测电路的交织ADC设备的框图。针对时序偏斜校准的任一实施方案，时序偏斜误差可以通过任何已知的模拟或数字方法被校正。在一个实施方案中，可变延迟部件由误差估计信号控制。生成精确的时钟相位的其他方法也同样是可用的，例如通过对总的正交时钟相位进行加权。用于数字地校正时序偏斜的ADC输出信号的后处理是明显是更为复杂的，但是对于规模化的CMOS技术来说可以是优选的。
图11是根据本发明的各种实施方案的校准I-ADC设备的示例性过程的流程图，该I-ADC设备包括参考ADC和多个子ADC。在步骤1102，模拟输入信号被数个子ADC响应于连续地相控时钟信号在连续的采样位置采样。该时钟信号可以被内部地或外部地生成并且可以在进行采样之前被例如可变延迟单元延迟。
在步骤1104，每个子ADC将模拟输入信号转换为数字输出信号。
在步骤1106，模拟输入信号被参考ADC响应于连续时钟信号在连续采样位置采样。参考ADC的采样位置被这样选择，来以这样的方式连续地对准子ADC中每个的采样位置，从而参考ADC采样位置将会随着时间与子ADC中每个的采样位置相交叠。本领域技术人员将理解的是，采样位置可以选自允许参考ADC对准每个子ADC的一大组不同的序列。
在步骤1108，参考ADC将模拟输入信号转换为数字参考输出信号。本领域技术人员将理解的是，步骤1102和1106可以同时进行，并且步骤1104和1108可以同时进行。
在步骤1110，通道-参考失配误差从数字输出信号和数字参考输出信号之间的差确定，例如通过从每个子ADC输出信号减去参考ADC编码的数字输出信号来确定。
在步骤1112，每个通道-参考误差与一个或更多个预定相关基函数相关以生成每类误差的估计值。该相关基函数包括从模拟输入信号获得的信息，例如关于在参考ADC采样时的模拟输入信号的输入斜率的信息。
在步骤1114，子ADC通道中的控制电路从估计值生成校正信号。校正信号可以被用来校正失配误差，例如偏置失配、增益失配以及静态非线性失配。
在步骤1116，校正信号被反馈到每个子ADC的各自的控制电路以最小化每个子ADC与参考ADC之间的通道-参考误差。
本领域的技术人员将理解的是，前面的实施例和实施方案是示例性的并且是出于清晰和理解的目的而不限制本发明的范围。所意图的是，本领域的技术人员在阅读了说明书并且研究了附图之后，会明了其所有置换形式、增强形式、等同形式、组合形式和改进形式都被包括在本发明实质的精神和范围内。因此，所意图的是，将来非临时性申请中的权利要求将包括落入本发明实质的精神和范围内的所有这样的修改形式、置换形式和等同形式。
Claims (22)
1.一种交织ADC，所述交织ADC包括：
参考ADC，所述参考ADC被耦合来接收模拟信号，所述参考ADC生成数字参考输出；
多个子ADC，所述多个子ADC被耦合来接收所述模拟信号，所述多个子ADC响应于时钟在采样位置对所述模拟信号进行采样并且生成对应于所述模拟信号的采样部分的多个数字信号；
校准块，所述校准块被耦合来接收所述多个数字信号和所述数字参考输出，所述校准块识别所述多个数字信号与所述数字参考输出之间的至少一个误差值；以及
其中相关基函数被应用到所述至少一个误差值以生成误差估计信号，所述误差估计信号被用来补偿所述至少一个误差值，所述误差值从所述多个数字信号中的至少一个与所述数字参考输出之间的差来确定。
2.如权利要求1所述的交织ADC，其中所述相关基函数包括关于所述模拟信号的斜率的信息。
3.如权利要求1所述的交织ADC，其中所述至少一个误差值表示采样偏置误差、时序误差、带宽误差、增益误差或者静态非线性误差。
4.如权利要求1所述的交织ADC，其中所述参考ADC被校准。
5.如权利要求1所述的交织ADC，还包括乘法器电路，所述乘法器电路被耦合来接收所述至少一个误差值和所述相关基函数来产生所述误差估计信号。
6.如权利要求5所述的交织ADC，其中所述估计信号为多个其他估计信号的加权和。
7.如权利要求5所述的交织ADC，还包括校正电路，所述校正电路被耦合来接收所述误差估计信号，以减少所述多个子ADC中的至少一个所述子ADC的所述误差值。
8.一种校准交织ADC的方法，所述方法包括以下步骤：
在多个采样位置对模拟信号进行连续采样；
以预定顺序在与所述多个采样位置对准的参考采样位置对所述模拟信号进行采样；
将在所述采样位置采样的所述模拟信号转换为多个数字输出；
将在所述参考采样位置采样的所述模拟信号转换为数字参考输出；
从所述多个数字输出中的至少一个与所述数字参考输出之间的差确定至少一个误差值；
使所述至少一个误差值与至少一个相关误差函数相关以生成至少一个估计信号；
响应于所述至少一个估计信号生成校正信号；以及
将所述校正信号应用到所述ADC中的子ADC以减少所述至少一个误差值。
9.如权利要求8所述的方法，其中减少所述至少一个误差值由所述子ADC中的校正电路实现。
10.如权利要求8所述的方法，其中减少所述至少一个误差值通过最小均方计算过程达到。
11.如权利要求8所述的方法，其中所述校正信号通过数字地调节所述ADC内的参考电压来校正增益失配。
12.如权利要求8所述的方法，包括通过从所述多个数字输出中的一个减去所述数字参考输出来确定所述至少一个误差值。
13.如权利要求8所述的方法，其中使相关的步骤包括使所述至少一个误差值乘以相关基函数来生成所述至少一个估计信号。
14.如权利要求8所述的方法，还包括估计所述模拟信号的斜率的步骤。
15.如权利要求14所述的方法，还包括通过进行所述数字输出值的离散时间微分来确定所述估计斜率的极性的步骤。
16.如权利要求8所述的方法，还包括后处理所述数字输出值以数字地校正所述误差值的步骤。
17.如权利要求8所述的方法，还包括通过低通滤波器对所述估计信号进行滤波以提供大量数据的过采样或平均的步骤。
18.如权利要求8所述的方法，还包括在生成所述校正信号之前在前台校准所述数字参考输出值的步骤。
19.如权利要求8所述的方法，其中所述相关误差函数针对偶数奈奎斯特区域被反转。
20.一种交织ADC系统，所述系统包括：
时钟发生器，所述时钟发生器用于生成多个时钟信号；
参考ADC，所述参考ADC被耦合来接收模拟信号，所述参考ADC生成数字参考输出；
多个子ADC，所述多个子ADC被耦合来接收所述模拟信号，所述多个子ADC响应于时钟在采样位置对所述模拟信号进行采样并且生成对应于所述模拟信号的采样部分的多个数字信号；
校准块，所述校准块被耦合来接收所述多个数字信号和所述数字参考输出，所述校准块识别所述多个数字信号与所述数字参考输出之间的至少一个误差值，其中相关基函数被应用到所述至少一个误差值以生成误差估计信号，所述误差估计信号被用来补偿所述至少一个误差值；
乘法器电路，所述乘法器电路被耦合来接收所述至少一个误差值和所述相关基函数以产生所述误差估计信号；以及
低通滤波器，所述低通滤波器用于对所述误差估计信号进行滤波。
21.如权利要求20所述的系统，包括可调节延迟单元，所述可调节延迟单元被耦合到所述多个子ADC中的至少一个的输入以使所述时钟信号的传输时间延迟。
22.如权利要求20所述的系统，还包括用于生成所述模拟信号的斜率估计的电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: American California Applicant after: Maxim Integrated Products Inc. Address before: American California Applicant before: Maxim Integrated Products, Inc. |
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| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: MAXIM INTEGRATED PRODUCTS, INC. TO: MAXIM INTEGRATED PRODUCTS INC. |
|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |