CN102006073A - 一种快速收敛多通道时间交织模数转换器及其校准系统 - Google Patents

Abstract

本发明属于模数转换器技术领域，具体涉及一种多通道模数转换器及模数转换器的校准系统。该多通道模数转换器至少包含第一通道子模数转换器及第二通道子模数转换器，数字后台校准电路具有低通滤波器、乘法器、减法器、累加器、自适应延时步长计算器和可编程延时控制单元。且自适应延时步长计算器通过累加器与可编程延时控制单元相连，通过可编程延时单元完成对子通道模数转换器的采样时间误差的补偿。本发明通过数字后台校准电路内的自适应延时步长计算器、累加器和可编程延时控制单元对其它通道子模数转换器输出的模数转换结果进行校准，从而达到消除采样时间误差的效果，提高多通道模数转换器的分辨率。

Description

一种快速收敛多通道时间交织模数转换器及其校准系统

技术领域

本发明属于模数转换器技术领域，具体涉及一种多通道模数转换器及模数转换器的校准系统。

背景技术

随着技术的不断发展，人们对高转换速度、高分辨率的模数转换器的需求也越迫切。模数转换器开始采用多通道子模数转换器对原始模拟信号分不同的时间段进行模数转换，从而提高模数转换器的转换速度。如图1所示的一种M(M为不小于2的整数)通道模数转换器，它主要包括一个时钟控制单元，M个通道子模数转换器和一个数据选择器，其工作原理为：当时钟处于第M×k(k为整数)时刻，第一通道子模数转换器对第M×k时刻采样到的模拟信号进行模拟数字转换，并输出该时刻模拟输入的数字转换结果；在第M×k+1(k为整数)时，第二通道子模数转换器对第M×k+1时刻采样到的模拟信号进行模拟数字转换，并输出该时刻模拟输入的数字转换结果；依此类推，第M×k+M-1(k为整数)时，第M通道子模数转换器对第M×k+M-1时刻采样到的模拟信号进行模拟数字转换，并输出该时刻模拟输入的数字转换结果。最后利用数据选择器，输出不同时刻模拟输入所对应的数字转换结果。

由于工艺偏差以及环境温度变化，子模数转换器之间会有一定程度的不匹配，会产生增益失配误差及失调失配误差。且不同通道的子模数转换器之间很难做到采样时间的完全匹配，从而产生采样时间误差。如图2所示，可以通过数学建模的方式来研究这些非理想因素误差对模数转换器的输出结果的影响。假设单余弦信号                                                

输入图1所示的多通道模数转换器，则可以分别输出含失调失配误差、增益失配误差及采样时间误差的数字转换结果： 

                                         （1）

                        （2）

（3）。

在输出结果所含的失调失配误差、增益失配误差与采样时间误差中，如(1)式中的失调失配误差可以根据输入准确的测得，因而只需在结果中进行相应的补偿即可；增益失配误差也可以根据输入准确的测得，传统的增益失配误差的消除方法也是根据测得的误差在结果中进行相应的补偿。由(2)和(3)式，发现采样时间误差的非理想因素导致了一个出现在采样频率和输入频率之差上的杂散，非常严重地影响了模拟数字转换器的工作精度。且传统的多通道模数转换器还没有对采样时间误差进行校准处理。

在通信和其他应用领域，可以将高射频模拟信号转化成数字信号的模数转换器是须要兼顾高速、高精度等特点。由于时间交织带来的误差严重的影响有效位数, 故对高精度模数转换器使用校准技术被广泛应用于信号处理系统中的模拟数字接口电路中。针对不同领域，校准技术分为模拟校准技术和数字校准技术。根据是否阻断正常输出又分为前台校准技术和后台校准技术。数字后台校准由于能随着工艺尺寸缩减比例（scaling-down）、灵活性好、集成度高，且不中断正常的转换过程，已成为目前主流的校准技术。

发明内容

本发明的目的在于提供一种能消除采样时间误差的多通道模数转换器及多通道模数转换器的校准系统。

本发明涉及一种多通道模数转换器，对于N个通道的时间交织模数转换器，N为不小于2的整数；其中第一通道为参考通道，其余N-1个通道为待校准通道；所述多通道模数转换器具有数字后台校准系统。该数字后台校准系统包括2(N-1)个相关性乘法器，(N-1)个减法器，自适应延时步长计算器，累加器，加速收敛运算符，以及可编程延时控制单元；其中：

相关性乘法器，连接于前段子模数转换电路，用于比较相邻时间不同通道数字输出的相关性；

减法器，连接于前述两个相关性乘法器，用于比较两个相关性之差；

自适应延时步长计算器，连接于前述减法器输出；

加速收敛运算符，连接于前述带校准通道的子模数转换器，用于计算自适应步长在该采样下的权重加速收敛运算符；

累加器，连接于前述自适应延时步长计算器，用于累计更新采样开关延时的数字码；

可编程延时控制单元，连接于前述累加器，用于依据前述累加器的输出信号改变时间交织通道采样开关的上升沿延时。

所述后台校准电路利用带通信号的相关性探测采样时间误差。

本发明中，所述后台校准电路利用输入信号的幅度大小作为权重加速自适应信号的收敛速度。 

本发明中，所述数字控制延时单元校正前端开关延时，形成负反馈回路。

本发明还提供一种多通道（N通道）模数转换器，所述多通道模数转换器包含第一通道子模数转换器作为参考通道和N-1个通道子模数转换器作为待校准通道， 并具有所述的后台数字校准系统。

附图说明

图1为传统多通道模数转换器的工作原理图。

图2为图1所示的双通道模数转换器中子模数转换器的数学建模示意图。

图3为本发明的一种针对2通道的模数转换器的采样时间误差数字后台校准系统工作原理图。

图4为图3中相关乘法器的工作原理图。

图5为图3中自适应采样时间误差探测器的工作原理图。

图6为图3中权重运算符的工作原理图。

图7为图3中可编程延时控制单元的传输特性曲线。

图8为不含有权重运算的低速收敛采样时间误差后台校准系统工作原理图。

图9为本发明一种具数字后台校准系统的多通道模数转换器的架构图。

具体实施方式

下面结合附图对本发明的数字后台校准电路进行详细说明。

针对上述传统多通道模数转换器易产生的采样时间误差缺陷，本发明提供一种具有数字后台校准电路的多通道模数转换器。

为了简化说明上述具有数字后台校准电路的多通道模数转换器的工作原理，本发明提供一种双通道模数转换器，如图3所示，它具有时钟控制单元，第一通道子模数转换器、第二通道子模数转换器，数字后台校准电路，以及与数字校准电路相连的数据选择器。其中，各通道子模数转换器依据时钟控制单元输出的控制信号对输入的模拟信号进行采样和数字转换结果输出；数字后台校准电路则对各通道子模数转换器输出的数字转换结果进行校准，以便输出高精度的数字信号输出；数据选择器最后输出不同时刻模拟输入所对应校准后的数字转换结果。

当输入模拟信号时，时钟控制单元依据抽样频率fs输出高低电平的控制信号Φ1、Φ2。当时钟控制单元输出的Φ1是高电平时，第一通道子模数转换器对输入信号进行采样，Φ1是低电平时，第一通道子模数转换器进行保持和数字信号换转后，最后输出数字转换结果到数字后台校准电路；当时钟控制单元输出的Φ2是高电平时，第二通道子模数转换器对输入信号进行采样，Φ2是低电平时，第二通道子模数转换器进行保持和数字信号转换，最后输出数字转换结果到数字后台校准电路。需要特别强调的是，本发明提供的各通道子模数转换器均具有采样保持放大器模块（SHA）和模拟数字转化模块(ADC)，与传统的仅由一个采样放大器模块并联多个模拟数字转换模块组成的模数转换器不同。采样保持放大器模块作为奈奎斯特模数转换器的首个输入电子器件模块，其采样速度和采样的线性特性直接影响着整个多通道模数转换器的性能。由于同时采用多个采样放大器模块对输入信号进行采样，因而能有效提高多通道模数转换器的采样频率，从而提高多通道模数转换器的转换速度。需要指出的是，上述子模数转换器可以为闪烁型模数转换器、逐次比较型模数转换器或流水线型模数转换器等各种类型的模数转换器。

如图3所示，本发明提供的数字后台校准电路除了传统的2通道模数转换器外310，311，320，321外，还包括2个相关性乘法器302， 高精度减法器333，自适应延时步长计算器304，累加器303，加速收敛运算符305，可编程延时控制301。其中，相关性乘法器302连接于前段子模数转换电路320，321，用于比较相邻时间不同通道数字输出的相关性；减法器333连接于两个相关性乘法器302，用于比较两个相关性之差；自适应延时步长计算器304，连接于减法器204输出，加速收敛运算符输出305，用于自适应调整采样延时更新步长；累加器303，连接于自适应延时步长计算器304，用于累计更新采样开关延时的数字码；可编程延时301，连接于累加器303，用于改变时间交织通道2采样开关的上升沿延时；加速收敛运算符305，连接于带校准通道的子模数转换器321，用于计算自适应步长在改采样下的权重。

本发明提供的时间交织模数转换器的采样时间后台校准电路首先使用乘法器对相邻通道的数字输出作相关性运算。为了简化说明其工作原理，本专利提供对于两通道情况的说明，如图4所示，但该幅度交织采样电容不仅限于两通道，可以拓展到任意M个通道，M为不小于2的整数。对于每个子模数转换器的数字输出，按照时序，在n时刻，输出x[n]（第一通道）和x[n-1]（第二通道），在n-1时刻，输出x[n-2]（第一通道）和x[n-3]（第二通道）并以此类推。乘法器401用于计算相同时刻两个通道的输出的相关性，即两个相邻的时刻的信号的相关性，如x[n]x[n-1], x[n-2]x[n-3]……；乘法器402用于计算相邻时刻两个通道的输出的相关性，也即两个相邻的时刻的信号的相关性，如x[n-1]x[n-2], x[n-3]x[n-4]……为了实现该算法，在两个第二个乘法器403前须加入一个寄存器实现一个周期的延时功能。

本发明提供的时间交织模数转换器的采样时间后台校准电路还使用了减法器和自适应滤波器来更新当前状况下的相对误差的校准步长，并通过累加器获其低频分量。为了简化说明其工作原理，本专利提供对于两通道情况的说明，如图5所示，但该幅度交织采样电容不仅限于两通道，可以拓展到任意M个通道，M为不小于2的整数。将两个乘法器的输出分别作为减法器501的减数与被减数做差，输出能够表征采样时间误差的相对误差值error；然后将该值输入给乘法器502，同时乘法器502的输入还包括还包含一个定系数μ，一个根据输入变化的权重系数weight，输出的是一个自适应校准步长。根据最小均方根自适应滤波器器原理，该误差步长更新系统可以保证最短路径。最后为了避免噪声等其他非理想因素，使用累加器503滤去高频分量。

对于每个自适应步长更新电路，本发明还提供了一个校准电路提供了加速收敛运算电路600提供自适应滤波器所需要的权重，如图6所示。该电路的输入为待校准通道子模数转换器的数字输出，通过取模模快601，量化模块602，取倒数模块603和量化模块604输出权重weight。该权重模块基于过零点斜率较高原理，使得本校准电路的校准范围不仅仅限制在正弦信号输入的情况，可以拓宽到有限带宽的功率谱密度均匀分布的数字信号。

本发明提供的时间交织模数转换器的采样时间后台校准电路还使用了一个可编程延时控制系统，根据输入码控制待校准通道的采样，如图7所示，是该图的传输特性曲线，输入为数字后台校准技术的数字输出信号，输出待校准通道的模拟采样信号延时。该可编程延时控制器需要满足单调性，并根据系统精度和版图偏差确定输出范围与输出精度。

需要指出的是，在低速收敛要求的系统中，或者在电路已经收敛到稳定状态时，本发明所提供的数字后台校准系统，可以关闭加速收敛运算符805，但保持电路的其他功能不变，如图8所示。这样可以以一个较低的功耗，但是能够跟踪随着电路运行条件环境的变化（如温度变化，电压工作点漂移等）而导致的延时。

需要特别指出的是，本发明仅以具有数字后台校准功能的双通道模数转换器作为具体实施例进行解释说明。但本发明的多通道模数转换器可以扩展到三通道，或拓展到如图9所示的具有数字后台校准功能的N通道模数转换器，N为不小于2的整数。

本发明电路复杂度相对较低，且在校准过程中对于增益失配和失调失配不敏感，对于采样时间误差的校准准确度高，速度快。本校准算法具有自适应性，符合通信和其他模数转化器应用领域的实行标准，实际情况中信号的输入频率范围受到的限制很小，因此具有广泛的普适性。

显然，本领域的技术人员可以根据本发明将双通道的时间交织模数转换器校准原理拓展到更多通道，以及进行其他各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种时间交织模数转换器采样时间误差后台数字校准系统，特征在于，对于N个通道的时间交织模数转换器，N为不小于2的整数；其中第一通道为参考通道，其余N-1个通道为待校准通道，后端数字校准系统包括2(N-1)个相关性乘法器，(N-1)个减法器，自适应延时步长计算器，累加器，加速收敛运算符，以及可编程延时控制单元；其中：

相关性乘法器，连接于前段子模数转换电路，用于比较相邻时间不同通道数字输出的相关性；

减法器，连接于前述两个相关性乘法器，用于比较两个相关性之差；

自适应延时步长计算器，连接于前述减法器输出；

加速收敛运算符，连接于前述带校准通道的子模数转换器，用于计算自适应步长在该采样下的权重加速收敛运算符；

累加器，连接于前述自适应延时步长计算器，用于累计更新采样开关延时的数字码；

可编程延时控制单元，连接于前述累加器，用于依据前述累加器的输出信号改变时间交织通道2采样开关的上升沿延时。

2.如权利要求1所述的后台数字校准系统，其特征在于，所述后台校准电路利用带通信号的相关性探测采样时间误差。

3.如权利要求1所述的后台数字校准系统，其特征在于，所述后台校准电路利用输入信号的幅度大小作为权重加速自适应信号的收敛速度。

4.如权利要求1所述的后台数字校准系统，其特征在于，所述数字控制延时单元校正前端开关延时，形成负反馈回路。

5.一种N通道多通道模数转换器，包含第一通道子模数转换器，作为参考通道，包含N-1个通道子模数转换器，作为待校准通道，其特征在于还具有权利要求1所述的后台数字校准系统。

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