CN112564703A - 一种多路时域交织数据转换器的前台时间误差校正电路 - Google Patents

Abstract

本发明公开了一种多路时域交织数据转换器的前台时间误差校正电路，降采样通道数据抽取电路可将信号传输数据降低至通道采样速率，抽取数据通过过零点检测电路判断每相邻通道转换数据之间是否存在过零点，预归一电路可去掉通道间的非差异部分，留下通道间差异信息作为通道间时间误差信息。误差信息经累加器和步长调节电路收敛至通道时间误差值后经泰勒一阶展开校正电路对含有通道时间误差的原始转换信号进行校正。且本结构增加了均方差检测电路，以判断电路是否收敛到可靠精度。本发明采用过零点统计技术，且可根据实际情况调节步长参数，平衡收敛时间和收敛精度，增加校正系统灵活性，实现了多通道时域交织转换器通道时间误差校正。

Description

一种多路时域交织数据转换器的前台时间误差校正电路

技术领域

本发明涉及一种用于多路时域交织数据转换器的前台时间误差校正电路，属于集成电路超高速数据转换器技术领域。

背景技术

在雷达、示波器、无线通信等高性能信号处理系统中，超高速数据转换器起到至关重要的作用。尤其是随着5G时代的到来以及人工智能的普及，对超高速信号处理系统的需求更加迫切。

传统的数据转换器受制于功耗和速率的折衷，以及器件制造工艺的限制，很难在其他性能参数的可接受范围内有效提升数据转换器的转换速率。随着转换器应用灵活性的增加，对转换器性能也提出了更苛刻的要求，如积分非线性INL、微分非线性DNL、有效位数ENOB、和传播延时等不应随转换速率提升有明显的参数指标降低。想要从现有制造工艺的方向上去实现高速高精度的单片ADC基本上是难以实现的，利用新的结构去突破这个问题成为了有效的选择。由此，多路时域交织数据转换器越来越多被工业界用于超高速转换器系统中。但是，由于设计水平和工艺精度等客观条件限制，在多路交织数据转换器的通道与通道之间存在失配误差。通道间的失配误差依据作用机制的不同可分为三类：增益失配误差、偏置失配误差、时间失配误差。这些失配误差将会对转换器的总体性能造成严重的折损，如果不对这些失配进行校正，转换器的精度很难达到预期要求，其中前两种误差校正相对容易，且有较成熟的校正方案，而时间失配误差随着采样速率的提升，对转换器性能的影响呈指数增加，且难以校正，所以成为工业界和学术界研究的重点。

发明内容

本发明的技术解决的问题是：克服现有技术的不足，提出一种应用于多通道超高速时域交织数据转换器时间失配误差校正方法。

本发明的技术解决方案是：一种多路时域交织数据转换器的前台时间误差校正电路,该电路包括第一降采样抽取电路、差分滤波电路、第二降采样抽取电路、过零点检测电路、预归一电路、负反馈积分电路、步长调节电路、收敛检测电路、一阶泰勒展开校正电路；其中：

第一降采样抽取电路，对输入信号进行降采样抽取处理，将输入信号的数据速率降低至单路时域交织数据转换器的采样速率，所述输入信号为M路时域交织数据转换器输出信号按照时间先后顺序合成为一路的串行信号；

差分滤波电路，将输入信号进行差分处理，得到输入差分信号；

第二降采样抽取电路，对输入差分信号进行降采样抽取处理，将输入差分信号的采样速率降低至单路时域交织数据转换器的采样速率；

过零点检测电路，按照时间先后顺序，将采样时间相邻的两路时域交织数据转换器校正后输出信号记为1对相邻通道输出信号，M路时域交织数据转换器校正后输出信号共构成M对不重复的相邻通道，根据每一对相邻通道校正后输出信号的符号位，分别判断每一对相邻通道校正后输出信号之间是否存在过零点，将判断结果发送至预归一电路；

预归一电路，将M对相邻通道校正后输出信号之间过零点计数值求和并累加，判断累加结果是否大于预设阈值，如果大于则对M对相邻通道校正后输出信号过零点计数值进行归一化处理，防止每一对相邻通道校正后输出信号过零点计数值溢出，所述归一化之后的相邻通道校正后输出信号过零点计数值表征相邻通道时间间隔误差；将归一化之后的M对相邻通道校正后输出信号过零点计数值发送至负反馈积分电路；

负反馈积分电路，对归一化之后的每一对相邻通道校正后输出信号的过零点计数值，分别进行积分累加操作，积累每一对相邻通道校正后输出信号的时间间隔误差，得到每一对相邻通道校正后输出信号时间间隔误差累加值，发送给步长调节电路；

步长调节电路，将每一对相邻通道校正后输出信号时间间隔误差累加值乘以预设步长系数，缩小每一对相邻通道校正后输出信号时间间隔误差累加值；

收敛检测电路，判断所有相邻通道校正后输出信号时间间隔误差累加值是否收敛，并给出收敛标志；所有相邻通道校正后输出信号时间间隔误差累加值收敛之前，将M对相邻通道校正后输出信号时间间隔误差累加值，分别作为M路时域交织数据转换器对应的通道失配误差信号直接转发至一阶泰勒展开校正电路，否则，存储一段时间内收敛之后的M对相邻通道校正后输出信号时间间隔误差累加值，并将存储之后的M对相邻通道校正后输出信号时间间隔误差累加值，分别作为M路时域交织数据转换器对应的通道失配误差信号，发送给一阶泰勒展开校正电路；

一阶泰勒展开校正电路，对M路时域交织数据转换器所对应的降采样抽取之后的输入差分信号，与对应的通道失配误差信号相乘，再加上对应的降采样抽取之后输入信号，得到M路时域交织数据转换器校正后输出信号，M路时域交织数据转换器校正后输出信号反馈至过零点检测电路。

所述第一降采样抽取电路和第二降采样抽取电路结构相同，包括M个通道延时单元和输出单元；

M个通道延时单元，分别对输入至通道延时单元的信号进行不同长度延时处理，使得M个通道延时单元输出信号对齐，发送至输出单元；

输出单元采用降采样时钟对第0通道至第M-1通道输出信号采样输出。

所述过零点检测器包括M个差分比较器和M个差分输入异或门；

每一路差分比较器的差分正向输入端，连接对应路时域交织数据转换器校正后输出信号的符号位，差分反向输入端连接固定的阈值电压，对符号位进行比较，所述的固定阈值电压根据数字电路电源电压的1/2；；

第k个差分比较器的比较结果和第k+1个差分比较器的比较结果，连接至第k差分输入异或门的输入端，k∈[1,M-1]；

第1个差分比较器的比较结果和第M个差分比较器的比较结果，连接至第M差分输入异或门的输入端；

M个差分输入异或门的输出端即为M对相邻通道校正后输出信号之间是否存在过零点的判断结果。

所述差分比较器为动态比较器，包括PMOS管M1-1、M1-2、M1-12、M1-13、M1-10、M1-11，NMOS管M1-3、M1-4、M1-5、M1-6、M1-7、M1-8、M1-9、M1-14；

PMOS管M1-1、M1-2的栅极相连，接至时钟信号clk，PMOS管M1-1、M1-2的源极连接电源，PMOS管M1-1的漏极连接M1-3的漏极，PMOS管M1-2的漏极连接M1-4的漏极；M1-3、M1-4管的栅极分别接比较器的差分正向输入端VIP和差分负向输入端VIN；M1-3、M1-4的源极相连，接至NMOS管M1-5的漏极，NMOS管M1-5的栅极接时钟信号clk，源极接地，PMOS管M1-1、M1-2、NMOS管M1-3、M1-4、M1-5构成了差分比较器的一级放大器；

NMOS管M1-3、M1-4的漏极作为第一级放大器的输出VN、VP分别接到NMOS管M1-9、M1-6的栅极；NMOS管M1-9、M1-6管的源极接地，漏极分别接至比较器差分正向输出端VOP、差分负向输出端VON；

NMOS管M1-7和PMOS管M1-10构成一个反相器，NMOS管M1-8和PMOS管M1-11管构成一个反相器，这两个反相器级联形成比较器输出锁存级；具体为：NMOS管M1-7和NMOS管M1-8的源级接地，NMOS管M1-7的漏极连接差分正向输出端VON，NMOS管M1-8的漏极连接差分正向输出端VOP，PMOS管M1-10的漏极连接差分正向输出端VON，PMOS管M1-11的漏极连接差分正向输出端VOP，NMOS管M1-7的漏极连接PMOS管M1-10的漏极；NMOS管M1-8的漏极连接PMOS管M1-11的漏极；

PMOS管M1-10、M1-11的源极相连，接至PMOS管M1-12的漏极，M1-12的源极接电源，栅极接控制时钟～clk；控制时钟～clk由clk连接PMOS管M1-13和NMOS管M1-14的反相器产生，PMOS管M1-13和NMOS管M1-14的栅极连接时钟信号clk，PMOS管M1-13的源极连接电源，NMOS管M1-14的源级接地，PMOS管M1-13的漏极和NMOS管M1-14的漏极连接在一起，为控制时钟～clk。

所述差分异或门包括：PMOS管M2-1、M2-2、M2-3、M2-4、M2-5、M2-6，电阻R，电流源I1、I2；其中：

NMOS管M2-1和M2-5的漏极相连，连接至电源电压，NMOS管M2-5管的栅极为异或门第一差分输入端口的正向输入端IN1P，NMOS管M2-1管的栅极为异或门第二差分输入端口的正向输入端IN2P，NMOS管M2-1和M2-5的源极相连通过电流源I1接地；

同样的，NMOS管M2-4和M2-6的漏极相连，连接至电源电压，NMOS管M2-6管的栅极为异或门第一差分输入端口的负向输入端IN1P，NMOS管M2-4管的栅极为异或门第二差分输入端口的负向输入端IN2P，NMOS管M2-4和M2-6的源极相连通过电流源I2接地；

NMOS管M2-2、M2-3的漏极相连作为异或门的单端输出，它通过电阻R连接至电源电压，M2-2、M2-3的栅极相连连接至偏置电压Vb，其中Vb可设置为异或门的共模输入值，M2-2的源极接电流源I1，M2-3的源极接电流源I2，其中电流源I1、I2的电流值相等。

所述预归一电路包括累加单元、数据比较器、常数值反馈单元、M个加法器；

累加单元，用于将M对相邻通道校正后输出信号之间过零点计数值求和累加，将累加值减去常数值反馈单元的输出值，得到归一化之后的累加值；数据比较器，将归一化之后的累加值与预设阈值进行比较，若累加值小于预设阈值，则输出低电平；此时M个加法器的输出为在对应路差分异或输出端数据基础上减0，即相当于无变化，且数据比较器为低时，常数值反馈单元的输出为0，在累加器中减去0，则相当于累加器当前无变化；若累加器值大于预设阈值，则数据比较器输出高电平；此时M个加法器的输出分别在对应路差分异或输出端数据基础上减1，且数据比较器为高时，使能常数值反馈单元的输出为M，在累加器中减去M。

所述负反馈积分电路包括M个负反馈积分通道，每个负反馈积分通道包括加法器和延时单元；

加法器的第一输入端连接外部输入的相邻通道校正后输出信号的过零点计数值，第二输入端连接延时单元的输出端，加法器的输出端连接延时单元的输入端；延时单元对信号进行一个单路时域交织数据转换器的采样速率时钟周期延时。

待校正输入信号传输至第一降采样抽取电路得到并行低速通道数据，第一降采样抽取电路的并行输出送至过零点检测电路检测相邻通道中是否存在过零点，过零点检测电路输出送至预归一电路以得到过零点之差，预归一电路输出送至负反馈积分电路、步长调节电路、收敛检测电路以逼近通道失配误差。同时待校正输入信号传输至差分滤波电路得到信号的差分，第二降采样抽取电路的功能与第一降采样抽取电路相同，其输出值为并行差分信号。收敛检测电路的输出和第二降采样抽取电路输出分别传输至一阶泰勒展开校正电路，对待校正信号进行迭代校正。

本发明与现有技术相比的有益效果是：

(1)本发明降采样通道数据抽取电路可有效降低转换器输出数据率，低速率更便于后续电路进行处理。同时在低速率域下处理数据，可有效降低电路功耗，减少数字信号跳变引起的基底噪声。

(2)本发明通过采用带锁存的时钟控制高速高精度比较器电路实现过零点检测，既可以提升比较速率，降低系统稳定性要求。同时，减少了噪声对信号的干扰，保证了过零点检测的精度。

(3)本发明通过标准差计算电路，确定误差信号是否收敛，在应用时，便于确认电路状态，使电路快速进入数据转换态。同时，标准差电路可辅助确认误差信号保存条件，使得保存的误差信号满足系统要求，减少了校准电路使能几率。

(4)、本发明解决了流片后的电路无法再根据实际工作环境调整通道时间失配误差的难题，实现电路自动调整，可替代熔丝修调和激光修调，降低芯片功耗与修调成本。同时，校准范围大，校准灵活，可有效解决系统随着环境温度、使用时间等的变化引起误差难以校正的问题。

(5)、本发明应用于10通道以上超高速时域交织转数据换器，为下一步研制更高转换位数和采样率的、更高性能的低功耗数据转换器提供技术支撑。

附图说明

图1为本发明实施例超高速时域交织转换器时间失配误差校正电路原理示意图；

图2为本发明实施例差分动态比较器电路结构图；

图3为本发明实施例差分异或门结构图；

图4为本发明实施例预归一电路结构图；

图5为本发明实施例累加器电路结构图；

图6为本发明实施例差分滤波器频率响应图；

图7为本发明电路具体模块图。

具体实施方式

以下内容结合附图和具体实例对本发明进行详细说明。

本发明提供了一种多路时域交织数据转换器的前台时间误差校正电路,该电路包括第一降采样抽取电路、差分滤波电路、第二降采样抽取电路、过零点检测电路、预归一电路、负反馈积分电路、步长调节电路、收敛检测电路、一阶泰勒展开校正电路；其中：

第一降采样抽取电路，对输入信号进行降采样抽取处理，将输入信号的数据速率降低至单路时域交织数据转换器的采样速率，所述输入信号为M路时域交织数据转换器输出信号按照时间先后顺序合成为一路的串行信号；

差分滤波电路，将输入信号进行差分处理，得到输入差分信号；

第二降采样抽取电路，对输入差分信号进行降采样抽取处理，将输入差分信号的采样速率降低至单路时域交织数据转换器的采样速率；

过零点检测电路，按照时间先后顺序，将采样时间相邻的两路时域交织数据转换器校正后输出信号记为1对相邻通道输出信号，M路时域交织数据转换器校正后输出信号共构成M对不重复的相邻通道，根据每一对相邻通道校正后输出信号的符号位，分别判断每一对相邻通道校正后输出信号之间是否存在过零点，将判断结果发送至预归一电路；根据过零点统计，可检测相邻通道间的时间跨度，从而计算出时间偏差。

预归一电路，将M对相邻通道校正后输出信号之间过零点计数值求和并累加，判断累加结果是否大于预设阈值，如果大于则对M对相邻通道校正后输出信号过零点计数值进行归一化处理，防止每一对相邻通道校正后输出信号过零点计数值溢出，所述归一化之后的相邻通道校正后输出信号过零点计数值表征相邻通道时间间隔误差；将归一化之后的M对相邻通道校正后输出信号过零点计数值发送至负反馈积分电路；

负反馈积分电路，对归一化之后的每一对相邻通道校正后输出信号的过零点计数值，分别进行积分累加操作，积累每一对相邻通道校正后输出信号的时间间隔误差，得到每一对相邻通道校正后输出信号时间间隔误差累加值，发送给步长调节电路；

步长调节电路，将每一对相邻通道校正后输出信号时间间隔误差累加值乘以预设步长系数，缩小每一对相邻通道校正后输出信号时间间隔误差累加值；减小步长可有效提升校正系统收敛精度。

收敛检测电路，判断所有相邻通道校正后输出信号时间间隔误差累加值是否收敛，并给出收敛标志；所有相邻通道校正后输出信号时间间隔误差累加值收敛之前，将M对相邻通道校正后输出信号时间间隔误差累加值，分别作为M路时域交织数据转换器对应的通道失配误差信号直接转发至一阶泰勒展开校正电路，否则，存储一段时间内收敛之后的M对相邻通道校正后输出信号时间间隔误差累加值，并将存储之后的M对相邻通道校正后输出信号时间间隔误差累加值，分别作为M路时域交织数据转换器对应的通道失配误差信号，发送给一阶泰勒展开校正电路；本发明某一具体实施例中，计算收敛信号的标准差，若标准差连续小于阈值100个点，则给出收敛标志，开始保存该收敛信号至第10000个点。保存完毕后，指示信号提示校正完成，否则，给出未收敛标志。

一阶泰勒展开校正电路，对M路时域交织数据转换器所对应的降采样抽取之后的输入差分信号，与对应的通道失配误差信号相乘，再加上对应的降采样抽取之后输入信号，得到M路时域交织数据转换器校正后输出信号，M路时域交织数据转换器校正后输出信号反馈至过零点检测电路。

所述第一降采样抽取电路和第二降采样抽取电路结构相同，包括M个通道延时单元和输出单元；

M个通道延时单元，分别对输入至通道延时单元的信号进行不同长度延时处理，使得M个通道延时单元输出信号对齐，发送至输出单元；

输出单元采用降采样时钟对第0通道至第M-1通道输出信号采样输出。

本发明某一具体实施例中，将采样时钟速率为单路时域交织数据转换器的采样速率。通道延时单元，包括串联连接的L个触发器组成，触发器根据延时长度确定。延迟单元需要工作在高速速率域用以控制该抽取电路抽取特定子交织通道转换器输出数据，慢速控制时钟用以并行采集这些数据从而传送至下一级电路进行处理。经由通道数据抽取电路，电路的工作速率可明显下降M倍(M为通道数)，即减小了后续电路模块设计难度，又可明显降低电路模块的功耗。

单路时域交织数据转换器的采样速率为M路时域交织数据转换器的采样速率整体转换速率的1/M倍,采用单路时域交织数据转换器的采样速率对延迟单元阵列的输出进行采集，可以在不损失数据的前提下，降低数据速率，以便于后续计算处理。

由于超高速转换器转换数据速率非常高，高速数据处理对电路版图设计要求很高，且大幅度提升电路功耗，本发明便于对高速数据进行处理，降低系统功耗。

所述过零点检测器包括M个差分比较器和M个差分输入异或门；两个差分比较器输出端分别连接一个两输入异或门的两个输入端，异或门的输出可表征该两通道数据转换器之间是否含有过零点。

每一路差分比较器的差分正向输入端，连接对应路时域交织数据转换器校正后输出信号的符号位，差分反向输入端连接固定的阈值电压，对符号位进行比较，所述的固定阈值电压根据数字电路电源电压的1/2；

第k个差分比较器的比较结果和第k+1个差分比较器的比较结果，连接至第k差分输入异或门的输入端，k∈[1,M-1]；

第1个差分比较器的比较结果和第M个差分比较器的比较结果，连接至第M差分输入异或门的输入端；

M个差分输入异或门的输出端即为M对相邻通道校正后输出信号之间是否存在过零点的判断结果。

为了达到较快的速度和较低的功耗，所述差分比较器为动态比较器，包括PMOS管M1-1、M1-2、M1-12、M1-13、M1-10、M1-11，NMOS管M1-3、M1-4、M1-5、M1-6、M1-7、M1-8、M1-9、M1-14；

PMOS管M1-1、M1-2的栅极相连，接至时钟信号clk，PMOS管M1-1、M1-2的源极连接电源，PMOS管M1-1的漏极连接M1-3的漏极，PMOS管M1-2的漏极连接M1-4的漏极；M1-3、M1-4管的栅极分别接比较器的差分正向输入端VIP和差分负向输入端VIN；M1-3、M1-4的源极相连，接至NMOS管M1-5的漏极，NMOS管M1-5的栅极接时钟信号clk，源极接地，PMOS管M1-1、M1-2、NMOS管M1-3、M1-4、M1-5构成了差分比较器的一级放大器；

NMOS管M1-3、M1-4的漏极作为第一级放大器的输出VN、VP分别接到NMOS管M1-9、M1-6的栅极；NMOS管M1-9、M1-6管的源极接地，漏极分别接至比较器差分正向输出端VOP、差分负向输出端VON；

NMOS管M1-7和PMOS管M1-10构成一个反相器，NMOS管M1-8和PMOS管M1-11管构成一个反相器，这两个反相器级联形成比较器输出锁存级；具体为：NMOS管M1-7和NMOS管M1-8的源级接地，NMOS管M1-7的漏极连接差分正向输出端VON，NMOS管M1-8的漏极连接差分正向输出端VOP，PMOS管M1-10的漏极连接差分正向输出端VON，PMOS管M1-11的漏极连接差分正向输出端VOP，NMOS管M1-7的漏极连接PMOS管M1-10的漏极；NMOS管M1-8的漏极连接PMOS管M1-11的漏极；

为减少电路功耗，比较器输出锁存级受clk控制，PMOS管M1-10、M1-11的源极相连，接至PMOS管M1-12的漏极，M1-12的源极接电源，栅极接控制时钟～clk；控制时钟～clk由clk连接PMOS管M1-13和NMOS管M1-14的反相器产生，PMOS管M1-13和NMOS管M1-14的栅极连接时钟信号clk，PMOS管M1-13的源极连接电源，NMOS管M1-14的源级接地，PMOS管M1-13的漏极和NMOS管M1-14的漏极连接在一起，为控制时钟～clk。

所述差分异或门包括：PMOS管M2-1、M2-2、M2-3、M2-4、M2-5、M2-6，电阻R，电流源I1、I2；其中：

NMOS管M2-1和M2-5的漏极相连，连接至电源电压，由于比较器采用的是差分输出结构，NMOS管M2-5管的栅极为异或门第一差分输入端口的正向输入端IN1P，NMOS管M2-1管的栅极为异或门第二差分输入端口的正向输入端IN2P，NMOS管M2-1和M2-5的源极相连通过电流源I1接地；

同样的，NMOS管M2-4和M2-6的漏极相连，连接至电源电压，NMOS管M2-6管的栅极为异或门第一差分输入端口的负向输入端IN1P，NMOS管M2-4管的栅极为异或门第二差分输入端口的负向输入端IN2P，NMOS管M2-4和M2-6的源极相连通过电流源I2接地；

NMOS管M2-2、M2-3的漏极相连作为异或门的单端输出，它通过电阻R连接至电源电压，M2-2、M2-3的栅极相连连接至偏置电压Vb，其中Vb可设置为异或门的共模输入值，M2-2的源极接电流源I1，M2-3的源极接电流源I2，其中电流源I1、I2的电流值相等。

所述预归一电路包括累加单元、数据比较器、常数值反馈单元、M个加法器；

累加单元，用于将M对相邻通道校正后输出信号之间过零点计数值求和累加，将累加值减去常数值反馈单元的输出值，得到归一化之后的累加值；数据比较器，将归一化之后的累加值与预设阈值进行比较，若累加值小于预设阈值，则输出低电平；此时M个加法器的输出为在对应路差分异或输出端数据基础上减0，即相当于无变化，且数据比较器为低时，常数值反馈单元的输出为0，在累加器中减去0，则相当于累加器当前无变化；若累加器值大于预设阈值，则数据比较器输出高电平；此时M个加法器的输出分别在对应路差分异或输出端数据基础上减1，且数据比较器为高时，使能常数值反馈单元的输出为M，在累加器中减去M。

预归一电路对经统计后的过零点检测数据进行预归一处理，从而在保证电路收敛时间和收敛精度的前提下，最大限度节约电路硬件资源。

所述负反馈积分电路包括M个负反馈积分通道，每个负反馈积分通道包括加法器和延时单元；

加法器的第一输入端连接外部输入的相邻通道校正后输出信号的过零点计数值，第二输入端连接延时单元的输出端，加法器的输出端连接延时单元的输入端；延时单元对信号进行一个单路时域交织数据转换器的采样速率时钟周期延时。

预归一电路的输出可作为时域交织转换器通道间时间跨度的表征，但是其表征的仅仅是当前检测状态，即当前通道时间跨度。但是，该状态并不一定是最终理想状态。所以引入负反馈积分电路积累实际误差，同时，负反馈积分电路的另一个功能是作为低通滤波器滤除前置电路的高频扰动。

收敛检测电路为全数字实现电路模块，误差信号经步长调节后，进入收敛检测电路，收敛检测电路可产生指示信号，用以保存当前误差信号收敛值，同时提示转换器电路已完成校正过程可进入工作状态。

一阶泰勒展开校正电路包括数据乘和数据加，差分滤波器接收数据转换器串行输出信号，滤波器输出与保存的误差信号依次循环相乘，加至含有时间误差的原始信号中，实现时间误差的校正。

实施例：

本发明针对10通道以上的超高速时域交织数据转换器的通道时间误差校正难点，提供了一种前台误差自动校正电路，以补偿转换器在流片过程和实际使用过程中产生的通道时间失配，减少误差和杂散信号成分，提升无杂散动态范围、信噪比等参数，提高数据转换器的整体性能。

本发明电路整体框图如图1所示。该电路包括降采样通道数据抽取电路、过零点检测电路，预归一电路，负反馈积分电路，收敛检测电路，一阶泰勒展开校正电路。由于超高速多通道时域交织转换器系统中时钟分布十分复杂，且通道间相关性参数较难提取，一般后台校正系统存在算法复杂难以实现，且不便快速收敛甚至收敛错误的风险，所以校正系统优先选择前台校正方式。这种校正方案实施方便且易于控制，可极大提高校正系统的效能。其中：

降采样通道数据抽取电路。在超高速数据采集系统中，数据传输速率非常高，处理高速数据不仅要求电路工作频率高，消耗功耗呈指数增加，同时，还严重增加了电路时序收敛的难度。所以，为降低校正系统的功耗，且使得转换数据更便于电路处理，加入了降采样通道数据抽取电路。通过在数据转换器串行输出端加入不同长度的延时单元，可分别使得延迟单元的最末端同时存储由第0通道至第M-1通道的转换数据。最后，由一个速率为转换器整体转换速率的1/M倍的时钟对延迟单元阵列的输出进行采集，即可在不丢失转换数据的前提下大幅降低数据速率，以便于后续对数据的处理。

过零点检测电路，包括通道数据比较器和异或门。其中，通道数据比较器用于比较相邻两通道转换器输出数据，以判断在此两通道数据中是否存在过零点。数据比较器可比较全部转换数据位，也可以通过算法处理，实现比较最一位转换输出数据。本设计针对最常用的数据转换器双极性偏移二进制编码或互补偏移二进制码的编码方式。通过比较其符号位(即最高位)实现过零点检测电流比较过程。所以本电路采用如图2所示的一位差分动态比较器结构，差分结构可抑制电压噪声等非理想因素。

如果相邻两转换通道的数据存在过零点，则比较器可正确比较，指示该相邻通道过零点是否存在。如果该相邻两通道间不存在过零点，则通道数据的符号位相同，同相位数据比较会引起比较错误等非理想输出状态。为避免比较错误，本电路用每通道数据先与“0”做比较。之后采用异或门判定相邻通道比较结果是否有差异，来断定中间是否存在过零点。

为了达到较快的速度和较低的功耗，本设计采用的动态比较器结构如图2所示。PMOS管M1-1、M1-2的栅极相连，接至时钟信号clk，PMOS管M1-1、M1-2的源极连接电源，PMOS管M1-1的漏极连接M1-3的漏极，PMOS管M1-2的漏极连接M1-4的漏极；M1-3、M1-4管的栅极分别接比较器的差分正向输入端VIP和差分负向输入端VIN；M1-3、M1-4的源极相连，接至NMOS管M1-5的漏极，NMOS管M1-5的栅极接时钟信号clk，源极接地，PMOS管M1-1、M1-2、NMOS管M1-3、M1-4、M1-5构成了差分比较器的一级放大器；

NMOS管M1-3、M1-4的漏极作为第一级放大器的输出VN、VP分别接到NMOS管M1-9、M1-6的栅极；NMOS管M1-9、M1-6管的源极接地，漏极分别接至比较器差分正向输出端VOP、差分负向输出端VON；

NMOS管M1-7和PMOS管M1-10构成一个反相器，NMOS管M1-8和PMOS管M1-11管构成一个反相器，这两个反相器级联形成比较器输出锁存级；具体为：NMOS管M1-7和NMOS管M1-8的源级接地，NMOS管M1-7的漏极连接差分正向输出端VON，NMOS管M1-8的漏极连接差分正向输出端VOP，PMOS管M1-10的漏极连接差分正向输出端VON，PMOS管M1-11的漏极连接差分正向输出端VOP，NMOS管M1-7的漏极连接PMOS管M1-10的漏极；NMOS管M1-8的漏极连接PMOS管M1-11的漏极；

PMOS管M1-10、M1-11的源极相连，接至PMOS管M1-12的漏极，M1-12的源极接电源，栅极接控制时钟～clk；控制时钟～clk由clk连接PMOS管M1-13和NMOS管M1-14的反相器产生，PMOS管M1-13和NMOS管M1-14的栅极连接时钟信号clk，PMOS管M1-13的源极连接电源，NMOS管M1-14的源级接地，PMOS管M1-13的漏极和NMOS管M1-14的漏极连接在一起，为控制时钟～clk。

动态放大器在预放大器触发阶段会存在差模和共模信号抖动进而导致比较出错的现象，如图2所示，当clk从0变为1的瞬间，M1-5管子打开，M1-5管漏极电压被瞬间放电到0电位，这会引起VIP,VIN端的共模发生变化；另一方面，由于输入端接电位不同，开关的导通电阻不同，会导致从VIP，VIN端看过去的阻抗不同，这样当M1-5管漏极节点瞬间接地时，也会引起比较器两端差模信号的变化，比较器在触发阶段共模与差模的变化会影响预放大器在放大阶段的性能，从而引起比较出错。目前降低动态比较器比较出错的方法主要有3种：减小输入管或相关MOS管的尺寸；输入管与输出间加入隔离；补偿。对于本设计中的比较器来说，一方面可以优化时钟控制，减小输入亚稳态产生几率；另一方面可以在比较器输入端引入补偿电容C1，C2。当clk从0变为1时，会通过C1，C2对VIP,VIN端补偿电荷，从而在一定程度上弥补VIP，VIN端共模差模的变化。综上所述，本设计中采用的比较器的结构如图2所示。

NMOS管M2-1和M2-5的漏极相连，连接至电源电压，NMOS管M2-5管的栅极为异或门第一差分输入端口的正向输入端IN1P，NMOS管M2-1管的栅极为异或门第二差分输入端口的正向输入端IN2P，NMOS管M2-1和M2-5的源极相连通过电流源I1接地；

同样的，NMOS管M2-4和M2-6的漏极相连，连接至电源电压，NMOS管M2-6管的栅极为异或门第一差分输入端口的负向输入端IN1P，NMOS管M2-4管的栅极为异或门第二差分输入端口的负向输入端IN2P，NMOS管M2-4和M2-6的源极相连通过电流源I2接地；

NMOS管M2-2、M2-3的漏极相连作为异或门的单端输出，它通过电阻R连接至电源电压，M2-2、M2-3的栅极相连连接至偏置电压Vb，其中Vb可设置为异或门的共模输入值，M2-2的源极接电流源I1，M2-3的源极接电流源I2，其中电流源I1、I2的电流值相等。

异或门的输出可表征该被检测相邻转换数据通路中是否存在过零点，若异或门输出为“1”，则被检测相邻转换通道存在过零点，若异或门输出为“0”，则该相邻通道不存在过零点。通过累加该逻辑“1”和逻辑“0”，则可统计所有相邻通道的过零点出现频次，若每两个相邻通道过零点出现频次相同，则该时域交织系统不存在时间误差。若每两个相邻通道过零点出现频次不同，则该时域交织系统存在时间误差，且时间误差可由过零点出现频次来表征。(过零点出现频次多，说明该相邻通道转换间隔过大)。由以上分析可知，判断数据转换器通道间时间误差，对比的是每两通道间过零点的相对出现频次，而不是绝对频次，这为后续计数器的归一化提供了理论基础。

预归一电路。由于需要对过零点进行统计，所以会对检测结果进行累加，在超高速数据系统中，转换数据样本点非常大，这对累加器的容量需求非常高，若累加器位数选择不够，非常容易使得累加器溢出，使得统计系统失效。由以上分析可知，若每个检测通路都对过零点进行累加统计，则他们的共同增量并不体现通道间的时间误差。若想提取通道间时间误差，只需提取过零点统计通路间的差异即可。由此，在做检测通路累加之前，本电路增加了预归一电路模块，以减少统计样本点过大引起的硬件资源浪费和系统功能失效风险。本结构采用的预归一电路结构如图4所示。通道间过零点检测电路的输出通过加法器接入D触发器控制的累加器中，该D触发器的时钟输入为降采样后的时钟。累加器的输出接入到比较器正输入端与通道数M做比较，若累加器输出大于等于M，则比较器输出高电平，否则输出低电平。比较器输出端分别通过加法器接回至过零点检测电路的输出信号通路，实现减法操作。即比较器输出高电平时，所有通路数据同步减1，比较器输出低电平时，各数据通路数据保持不变。同时，比较器的输出端作为常数M模块的使能端，若比较器输出低电平，常数模块输出“0”，若比较器输出高电平，常数模块输出“M”。该常数模块通过加法器接入预累加器模块中。

负反馈积分电路，通过预归一电路后，每通道数据可认为是含有通道时间误差的信号，但是，需要对这些信号进行累加处理，以趋近其真实的时间误差，累加模块采用负反馈积分电路，其结构如图5所示。该结构除可对含有时间误差的信号做累加，还有低通滤波的作用，以减小通道信号的高频抖动对积累误差信号的影响。

收敛检测电路，累加器的输出通过步长调节电路后可反馈至泰勒校正电路对电路的误差进行校正。但是，在实际应用过程中，我们需要了解校正电路是否校正完成。收敛检测电路可通过计算步长调节电路输出信号的均方差来判定电路是够收敛到某一特定区间(本结构电路设定为0.03)。若反馈信号的标准差小于区间阈值，则认为电路收敛完成，可保存当前反馈误差信号以用于电路通道时间误差的校正。

一阶泰勒展开校正电路，在获得通道时间误差信号后，可通过一阶泰勒展开校正电路对通道时间误差进行校正。其原理是采用当前输入信号、其一阶差分信号和得到的时间误差信号通过泰勒一阶展开拟合无通道时间误差的理想转换信号。一阶差分信号通过差分滤波器获得，差分滤波器频率响应如图6所示，获得一阶差分信号后用与主信号通路同样的降采样通道信号抽取电路来降低信号传输速率，以与主信号通路信号对齐，同时降低通道数据率，减小电路功耗。

本电路整体结构如图7所示。需要说明的是，虽然本发明的具体实施方式中对所涉及的具体过零点检测电路和预归一电路及其他组成模块进行了描述，但对这些具体电路所进行的描述仅是用来说明本发明的内容。在不脱离本发明原理的前提下，还可以对本发明的实例做出各种有效的变化和修改，因此本发明是广泛的。

本说明书中未进行详细描述部分属于本领域技术人员的公知常识。

Claims (7)

1.一种多路时域交织数据转换器的前台时间误差校正电路,其特征在于包括第一降采样抽取电路、差分滤波电路、第二降采样抽取电路、过零点检测电路、预归一电路、负反馈积分电路、步长调节电路、收敛检测电路、一阶泰勒展开校正电路；其中：

第一降采样抽取电路，对输入信号进行降采样抽取处理，将输入信号的数据速率降低至单路时域交织数据转换器的采样速率，所述输入信号为M路时域交织数据转换器输出信号按照时间先后顺序合成为一路的串行信号；

差分滤波电路，将输入信号进行差分处理，得到输入差分信号；

第二降采样抽取电路，对输入差分信号进行降采样抽取处理，将输入差分信号的采样速率降低至单路时域交织数据转换器的采样速率；

过零点检测电路，按照时间先后顺序，将采样时间相邻的两路时域交织数据转换器校正后输出信号记为1对相邻通道输出信号，M路时域交织数据转换器校正后输出信号共构成M对不重复的相邻通道，根据每一对相邻通道校正后输出信号的符号位，分别判断每一对相邻通道校正后输出信号之间是否存在过零点，将判断结果发送至预归一电路；

预归一电路，将M对相邻通道校正后输出信号之间过零点计数值求和并累加，判断累加结果是否大于预设阈值，如果大于则对M对相邻通道校正后输出信号过零点计数值进行归一化处理，防止每一对相邻通道校正后输出信号过零点计数值溢出，所述归一化之后的相邻通道校正后输出信号过零点计数值表征相邻通道时间间隔误差；将归一化之后的M对相邻通道校正后输出信号过零点计数值发送至负反馈积分电路；

负反馈积分电路，对归一化之后的每一对相邻通道校正后输出信号的过零点计数值，分别进行积分累加操作，积累每一对相邻通道校正后输出信号的时间间隔误差，得到每一对相邻通道校正后输出信号时间间隔误差累加值，发送给步长调节电路；

步长调节电路，将每一对相邻通道校正后输出信号时间间隔误差累加值乘以预设步长系数，缩小每一对相邻通道校正后输出信号时间间隔误差累加值；

收敛检测电路，判断所有相邻通道校正后输出信号时间间隔误差累加值是否收敛，并给出收敛标志；所有相邻通道校正后输出信号时间间隔误差累加值收敛之前，将M对相邻通道校正后输出信号时间间隔误差累加值，分别作为M路时域交织数据转换器对应的通道失配误差信号直接转发至一阶泰勒展开校正电路，否则，存储一段时间内收敛之后的M对相邻通道校正后输出信号时间间隔误差累加值，并将存储之后的M对相邻通道校正后输出信号时间间隔误差累加值，分别作为M路时域交织数据转换器对应的通道失配误差信号，发送给一阶泰勒展开校正电路；

一阶泰勒展开校正电路，对M路时域交织数据转换器所对应的降采样抽取之后的输入差分信号，与对应的通道失配误差信号相乘，再加上对应的降采样抽取之后输入信号，得到M路时域交织数据转换器校正后输出信号，M路时域交织数据转换器校正后输出信号反馈至过零点检测电路。

2.根据权利要求1所述的一种多路时域交织数据转换器的前台时间误差校正电路,其特征在于所述第一降采样抽取电路和第二降采样抽取电路结构相同，包括M个通道延时单元和输出单元；

M个通道延时单元，分别对输入至通道延时单元的信号进行不同长度延时处理，使得M个通道延时单元输出信号对齐，发送至输出单元；

输出单元采用降采样时钟对第0通道至第M-1通道输出信号采样输出。

3.根据权利要求1所述的一种多路时域交织数据转换器的前台时间误差校正电路,其特征在于所述过零点检测器包括M个差分比较器和M个差分输入异或门；

每一路差分比较器的差分正向输入端，连接对应路时域交织数据转换器校正后输出信号的符号位，差分反向输入端连接固定的阈值电压，对符号位进行比较，所述的固定阈值电压根据数字电路电源电压的1/2；；

第k个差分比较器的比较结果和第k+1个差分比较器的比较结果，连接至第k差分输入异或门的输入端，k∈[1,M-1]；

第1个差分比较器的比较结果和第M个差分比较器的比较结果，连接至第M差分输入异或门的输入端；

M个差分输入异或门的输出端即为M对相邻通道校正后输出信号之间是否存在过零点的判断结果。

4.根据权利要求3所述的一种多路时域交织数据转换器的前台时间误差校正电路,其特征在于所述差分比较器为动态比较器，包括PMOS管M1-1、M1-2、M1-12、M1-13、M1-10、M1-11，NMOS管M1-3、M1-4、M1-5、M1-6、M1-7、M1-8、M1-9、M1-14；

PMOS管M1-1、M1-2的栅极相连，接至时钟信号clk，PMOS管M1-1、M1-2的源极连接电源，PMOS管M1-1的漏极连接M1-3的漏极，PMOS管M1-2的漏极连接M1-4的漏极；M1-3、M1-4管的栅极分别接比较器的差分正向输入端VIP和差分负向输入端VIN；M1-3、M1-4的源极相连，接至NMOS管M1-5的漏极，NMOS管M1-5的栅极接时钟信号clk，源极接地，PMOS管M1-1、M1-2、NMOS管M1-3、M1-4、M1-5构成了差分比较器的一级放大器；

NMOS管M1-3、M1-4的漏极作为第一级放大器的输出VN、VP分别接到NMOS管M1-9、M1-6的栅极；NMOS管M1-9、M1-6管的源极接地，漏极分别接至比较器差分正向输出端VOP、差分负向输出端VON；

NMOS管M1-7和PMOS管M1-10构成一个反相器，NMOS管M1-8和PMOS管M1-11管构成一个反相器，这两个反相器级联形成比较器输出锁存级；具体为：NMOS管M1-7和NMOS管M1-8的源级接地，NMOS管M1-7的漏极连接差分正向输出端VON，NMOS管M1-8的漏极连接差分正向输出端VOP，PMOS管M1-10的漏极连接差分正向输出端VON，PMOS管M1-11的漏极连接差分正向输出端VOP，NMOS管M1-7的漏极连接PMOS管M1-10的漏极；NMOS管M1-8的漏极连接PMOS管M1-11的漏极；

PMOS管M1-10、M1-11的源极相连，接至PMOS管M1-12的漏极，M1-12的源极接电源，栅极接控制时钟～clk；控制时钟～clk由clk连接PMOS管M1-13和NMOS管M1-14的反相器产生，PMOS管M1-13和NMOS管M1-14的栅极连接时钟信号clk，PMOS管M1-13的源极连接电源，NMOS管M1-14的源级接地，PMOS管M1-13的漏极和NMOS管M1-14的漏极连接在一起，为控制时钟～clk。

5.根据权利要求3所述的一种多路时域交织数据转换器的前台时间误差校正电路,其特征在于所述差分异或门包括：PMOS管M2-1、M2-2、M2-3、M2-4、M2-5、M2-6，电阻R，电流源I1、I2；其中：

NMOS管M2-1和M2-5的漏极相连，连接至电源电压，NMOS管M2-5管的栅极为异或门第一差分输入端口的正向输入端IN1P，NMOS管M2-1管的栅极为异或门第二差分输入端口的正向输入端IN2P，NMOS管M2-1和M2-5的源极相连通过电流源I1接地；

同样的，NMOS管M2-4和M2-6的漏极相连，连接至电源电压，NMOS管M2-6管的栅极为异或门第一差分输入端口的负向输入端IN1P，NMOS管M2-4管的栅极为异或门第二差分输入端口的负向输入端IN2P，NMOS管M2-4和M2-6的源极相连通过电流源I2接地；

NMOS管M2-2、M2-3的漏极相连作为异或门的单端输出，它通过电阻R连接至电源电压，M2-2、M2-3的栅极相连连接至偏置电压Vb，其中Vb可设置为异或门的共模输入值，M2-2的源极接电流源I1，M2-3的源极接电流源I2，其中电流源I1、I2的电流值相等。

6.根据权利要求3所述的一种多路时域交织数据转换器的前台时间误差校正电路,其特征在于所述预归一电路包括累加单元、数据比较器、常数值反馈单元、M个加法器；

累加单元，用于将M对相邻通道校正后输出信号之间过零点计数值求和累加，将累加值减去常数值反馈单元的输出值，得到归一化之后的累加值；数据比较器，将归一化之后的累加值与预设阈值进行比较，若累加值小于预设阈值，则输出低电平；此时M个加法器的输出为在对应路差分异或输出端数据基础上减0，即相当于无变化，且数据比较器为低时，常数值反馈单元的输出为0，在累加器中减去0，则相当于累加器当前无变化；若累加器值大于预设阈值，则数据比较器输出高电平；此时M个加法器的输出分别在对应路差分异或输出端数据基础上减1，且数据比较器为高时，使能常数值反馈单元的输出为M，在累加器中减去M。

7.根据权利要求3所述的一种多路时域交织数据转换器的前台时间误差校正电路,其特征在于所述负反馈积分电路包括M个负反馈积分通道，每个负反馈积分通道包括加法器和延时单元；

加法器的第一输入端连接外部输入的相邻通道校正后输出信号的过零点计数值，第二输入端连接延时单元的输出端，加法器的输出端连接延时单元的输入端；延时单元对信号进行一个单路时域交织数据转换器的采样速率时钟周期延时。

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