CN103427841A - 一种提高列并行单斜率adc转换速率的系统及方法 - Google Patents

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Abstract

本发明公开的一种提高列并行单斜率ADC转换速率的系统及方法，在确保了单斜率ADC结构简单，高信噪比的前提下，利用粗细量化的核心思想，将TDC合理的利用到传统的单斜率ADC中，通过高低位分别量化的方式，极大的提高了单斜率ADC的转换速率。同时本发明结构简单，可移植性强，整个TDC作为一个模块对已有的基于单斜率ADC的平面阵列模数转换电路进行添加，就可以提高原有单斜率ADC的精度。

Description

一种提高列并行单斜率ADC转换速率的系统及方法
技术领域
本发明属于高精度大平面阵列模数转换技术领域，具体涉及一种提高列并行单斜率ADC转换速率的系统，本发明还涉及采用上述系统提高列并行单斜率ADC转换速率的方法。
背景技术
随着市场的需求，无论是图像传感器技术还是焦平面技术等平面阵列技术，其发展方向都主要集中在高速、高精度，高分辨率，也都是采用列并行处理方式。单斜率ADC具有结构简单、可扩展性高，固定噪声小等优点，很适合现代平面阵列技术发展的趋势。但是单斜率ADC转换速率比较低，完成一次转换需要2N个时钟周期，其中N为ADC的精度。随着精度的提高，转换时间呈指数增长，此外为了满足视频需要（帧频要求），大规模平面阵列（即高分辨率要求）等都要求ADC有较高的转换速率。
已有文献中针对单斜率ADC缺陷的改进方法主要有：
Multiple-ramp single-slope（MRSS）ADC，采用多斜坡电路产生高位斜坡和低位斜坡，所有列先进行一次高位量化，之后每一列根据其高位输出选择低位所在斜坡再进行低位量化。这种方法虽然可以提高单斜率ADC的转换速率，但是一方面数字控制模块非常复杂，另一方面多斜坡电路的精度要求非常高，面积非常大。
Multi-clock single-slope（MCSS）ADC，采用分段时钟的方式对比较器翻转时间进行进一步量化。但是一方面产生多分段时钟需要更高的主时钟频率，另一方面量化时间非常小，很容易产生误差。
发明内容
本发明的目的是提供一种提高列并行单斜率ADC转换速率的系统，解决了现有提高单斜率ADC转换速率方案中，斜坡电路精度要求高、占用面积大、数字控制结构复杂，时钟频率过高的缺点。
本发明的另一目的是提供采用上述系统提高列并行单斜率ADC转换速率的方法。
本发明所采用的技术方案是：一种提高列并行单斜率ADC转换速率的系统，包括两列或两列以上电路，每列电路包括依次连接的CDS双采样电路、预放大电路、高速动态锁存比较器，高速动态锁存比较器的输出端依次连接有N/2-bit计数器、寄存器，预放大电路还与电压-时间转换电路连接，两列或两列以上电路共用一个斜坡模块。
本发明所采用的另一技术方案是：一种提高列并行单斜率ADC转换速率的方法，具体按照以下步骤实施：
步骤1：首先，在CDS双采样电路中，逐行对大规模平面阵列中产生的模拟信号进行CDS双采样；然后，在预放大电路中，对双采样的电压信号进行预放大处理；接着，各列αx关断，通过βx连接到斜坡模块，每一列对该列处理完成的模拟信号Vin进行采样保持；
步骤2：进行第一阶段粗量化，得到P-bit高位量化数字结果；
步骤3：根据不同列比较器输出信号翻转时间的不同，打开该列TDC模块，开始第二阶段细量化，得到Q-bit低位量化数字结果；
步骤4：将步骤2和步骤3得到的高低位量化结果进行数字拟合，完成一行模拟信号到数字信号转换的时间
Figure BDA00003506252800031
其中fclk为计数器的时钟频率，转换速率提高了
Figure BDA00003506252800032
倍，即
Figure BDA00003506252800033
倍，其中N=P+Q，当P=Q时，转换速率达到最大。
本发明的特点还在于，
其中的步骤2具体按照以下步骤实施：高速动态锁存比较器开始第一阶段粗量化，N/2-bit计数器开始第一次计数，当斜坡电压信号Vramp降低到小于某一列或者某几列输入信号Vin时，这一列或者这几列的比较器输出信号发生翻转，N/2-bit计数器停止计数，将量化得到的P-bit高位数字信号存入寄存器中，此时其他列仍处于粗量化阶段。
其中的步骤3具体按照以下步骤实施：控制αx导通，βx关断，该列或某几列与斜坡模块断开，同时电压-时间转换电路、高速动态锁存比较器，N/2-bit计数器开始工作，电流源连接到模拟信号，输入信号根据电流源线性放电，此时ADC处于Q-bit低位比较阶段，当高速动态锁存比较器再次发生翻转时，计数器停止计数，数据暂存到寄存器中，此时该列或几列处于细量化阶段。
本发明的有益效果是：
本发明利用粗细量化的核心思想，将TDC（Time to Digital Converter）合理的利用到传统的单斜率ADC中，通过高低位分别量化的方式，极大的提高单斜率ADC的转换速率。同时本发明结构简单，可移植性强。在比较器失调电压满足精度要求的前提下，整个TDC作为一个模块来使用，可以提高原有单斜率ADC的精度。
本发明所采用的电路结构相对于传统的列并行单斜率ADC来说，各列只是增加了一个二级共源共栅电流源和一些模拟开关，仍然具有单斜率ADC结构简单，固定噪声小的优点。此外通过各列比较器的输出结果作为判断条件，大大减小了数字控制复杂性。
附图说明
图1是本发明系统的结构示意图；
图2是传统单斜率ADC结构示意图；
图3是本发明工作时序图；
图4是本发明中采用的二级共源共栅电流源示意图；
图5本发明采用的TDC结构示意图；
图6本发明采用的TDC工作时序图。
图中，1.CDS双采样电路，2.预放大电路，3.电压-时间转换电路，4.斜坡模块，5.高速动态锁存比较器，6.N/2-bit计数器，7.寄存器。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
本发明提高列并行单斜率ADC转换速率的系统的结构如图1所示，包括多列电路，每列电路包括依次连接的CDS双采样电路1、预放大电路2、高速动态锁存比较器5，高速动态锁存比较器5的输出端依次连接有N/2-bit计数器6、寄存器7，预放大电路2还与电压-时间转换电路3连接，多列电路共用一个斜坡模块4。
输入信号Vin首先进入CDS双采样电路1，之后，进入预放大电路2，然后一方面连接到高速动态锁存器5，另外一方面，通过α开关连接电压-时间转换电路3。所有列共用一个斜坡模块4，所有列高速动态锁存比较器5的一端输入通过一个简单的采样保持电路连接到斜坡模块4。高速动态锁存比较器5的输出端一方面连接到N/2-bit计数器6，另外一方面控制模拟开关α和β。通过N/2-bit计数器6得到数字信号存储在寄存器7中。
所有列共用一个斜坡模块4，每一列包括一个VTC（Voltage-to-TimeConverter）模块、一个高速动态锁存比较器、一个双采样电路、一个运算放大器以及2个REG。和传统的单斜率ADC（如图2）相比，只是增加了一个VTC模块、模拟开关以及一些数字单元。其中VTC是TDC的主要组成部分，如图5所示。
本发明提高列并行单斜率ADC转换速率的方法，如图3所示，具体按照以下步骤实施：
步骤1：首先，在CDS双采样电路1中，逐行对大规模平面阵列中产生的模拟信号进行CDS双采样；这样做是为了有效的降低读出电路的固定噪声。然后，在预放大电路2中，对双采样的电压信号进行预放大处理。接着，各列αx关断，通过βx连接到RAMP斜坡模块4，每一列对该列处理完成的模拟信号Vin进行采样保持。此时TDC模块中电流源与各个模块处于断开状态，所有列比较器与斜坡模块相连；
步骤2：然后，高速动态锁存比较器5开始第一阶段粗量化，N/2-bit计数器6开始第一次计数。当斜坡电压信号Vramp降低到小于某一列或者某几列输入信号Vin时，这一列或者这几列的比较器输出信号发生翻转，N/2-bit计数器6停止计数，将量化得到的P-bit高位数字信号存入寄存器7中。此时其他列仍处于粗量化阶段；
步骤3：接着，控制αx导通，βx关断，该列或某几列与斜坡模块4断开，同时TDC（由电压-时间转换电路3、高速动态锁存比较器5，N/2-bit计数器6共同构成）开始工作，电流源连接到模拟信号，如图5和图6所示。输入信号根据电流源线性放电，此时ADC处于Q-bit低位比较阶段。当比较器再次发生翻转时，计数器停止计数，数据暂存到寄存器7中。此时该列或几列处于细量化阶段。
步骤4：最后，将寄存器7暂存的数据进行拟合。由于第一次比较器比较阶段是当Vramp降低到小于输入信号时，比较器输出正端由0变为VDD，第二次是Vin下降到小于Vrampx，所以利用高速动态锁存比较器5负端进行N/2-bit计数器6第二次停止计数的判断。由于第一次量化结果和模拟电压信号相反，所以最后拟合时，对高位数据取反，再与低位量化结果移位求和。那么最终完成一行模拟信号到数字信号的转换时间
Figure BDA00003506252800061
其中fclk为计数器的时钟频率。相比于传统N-bit单斜率ADC来说，转换速率提高了
Figure BDA00003506252800062
倍，即
Figure BDA00003506252800063
倍，其中N=P+Q。当P=Q时，本发明提出的方法转换速率达到最大，提高了接近
Figure BDA00003506252800064
倍，同时处于列上的计数器面积也达到最小。随着精度需求的不断提高，本发明对单斜率ADC转换速率的提高也越来越明显。
所有列之间相互不影响，当某几列在进行细量化时，Vramp降低到小于其他某几列输入信号Vin时，这几列也进入第二阶段进行细量化。在精度要求为固定值时，p=q转换速率达到最大，并且随着精度要求的提高，效果也越来越明显。
整个发明的精度保证在于高线性度的TDC结构，所以VTC采用两级共源共栅结构，如图4所示。这种结构的优点是电流源具有很高的输出阻抗，这样可以保证TDC放电过程的高线性度。电流源镜像管之间的阈值失调会导致线性度下降，但只需要通过后续的数字修正就可以得到改善。其中α连接比较器的输出端和VTC模块中的电流源，当比较器第一次发生翻转时，开启VTC模块。

Claims (4)

1.一种提高列并行单斜率ADC转换速率的系统，其特征在于，包括两列或两列以上电路，每列电路包括依次连接的CDS双采样电路（1）、预放大电路（2）、高速动态锁存比较器（5），高速动态锁存比较器（5）的输出端依次连接有N/2-bit计数器（6）、寄存器（7），预放大电路（2）还与电压-时间转换电路（3）连接，两列或两列以上电路共用一个斜坡模块（4）。
2.一种提高列并行单斜率ADC转换速率的方法，其特征在于，采用一种提高列并行单斜率ADC转换速率的系统，其结构为：包括两列或两列以上电路，每列电路包括依次连接的CDS双采样电路（1）、预放大电路（2）、高速动态锁存比较器（5），高速动态锁存比较器（5）的输出端依次连接有N/2-bit计数器（6）、寄存器（7），预放大电路（2）还与电压-时间转换电路（3）连接，两列或两列以上电路共用一个斜坡模块（4）；
具体按照以下步骤实施：
步骤1：首先，在CDS双采样电路（1）中，逐行对大规模平面阵列中产生的模拟信号进行CDS双采样；然后，在预放大电路（2）中，对双采样的电压信号进行预放大处理；接着，各列αx关断，通过βx连接到斜坡模块（4），每一列对该列处理完成的模拟信号Vin进行采样保持；
步骤2：进行第一阶段粗量化，得到P-bit高位量化数字结果；
步骤3：根据不同列比较器输出信号翻转时间的不同，打开该列TDC模块，开始第二阶段细量化，得到Q-bit低位量化数字结果；
步骤4：将步骤2和步骤3得到的高低位量化结果进行数字拟合，完成一行模拟信号到数字信号转换的时间
Figure FDA00003506252700011
其中fclk为计数器的时钟频率，转换速率提高了
Figure FDA00003506252700021
倍，即
Figure FDA00003506252700022
倍，其中N=P+Q，当P=Q时，转换速率达到最大。
3.根据权利要求2所述的提高列并行单斜率ADC转换速率的方法，其特征在于，所述的步骤2具体按照以下步骤实施：高速动态锁存比较器（5）开始第一阶段粗量化，N/2-bit计数器（6）开始第一次计数，当斜坡电压信号Vramp降低到小于某一列或者某几列输入信号Vin时，这一列或者这几列的比较器输出信号发生翻转，N/2-bit计数器（6）停止计数，将量化得到的P-bit高位数字信号存入寄存器（7）中，此时其他列仍处于粗量化阶段。
4.根据权利要求2所述的提高列并行单斜率ADC转换速率的方法，其特征在于，所述的步骤3具体按照以下步骤实施：控制αx导通，βx关断，该列或某几列与斜坡模块（4）断开，同时电压-时间转换电路（3）、高速动态锁存比较器（5），N/2-bit计数器（6）开始工作，电流源连接到模拟信号，输入信号根据电流源线性放电，此时ADC处于Q-bit低位比较阶段，当高速动态锁存比较器（5）再次发生翻转时，计数器停止计数，数据暂存到寄存器（7）中，此时该列或几列处于细量化阶段。
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