CN107135358A

CN107135358A - 一种用于cmos图像传感器的高速rampadc

Info

Publication number: CN107135358A
Application number: CN201710304557.8A
Authority: CN
Inventors: 李文杰; 旷章曲; 陈杰; 刘志碧
Original assignee: Beijing Superpix Micro Technology Co Ltd
Current assignee: Beijing Superpix Micro Technology Co Ltd
Priority date: 2017-05-03
Filing date: 2017-05-03
Publication date: 2017-09-05
Anticipated expiration: 2037-05-03
Also published as: CN107135358B

Abstract

本发明公开了一种用于CMOS图像传感器的高速RAMP ADC，包括：三输入端比较器413、高位锁存器414、电平选择器404、计数器412和Ramp产生器415；所述高位锁存器414还与电平选择器404相连；所述三输入端比较器413分别与高位锁存器414、电平选择器404、计数器412和Ramp产生器415相连，通过三输入端比较器，比较像素输出信号(Pix_Out)与高位选择参考电平产生的电平和Ramp信号产生的电平之间差异，进而进行后续控制，该方法提供的高速RAMP ADC理论可缩短一半量化周期，从而提高帧率。

Description

一种用于CMOS图像传感器的高速RAMPADC

技术领域

本发明涉及CMOS图像传感器技术领域，尤其涉及一种用于CMOS图像传感器的高速RAMP ADC。

背景技术

CMOS图像传感器广泛的应用于电子消费、安防监控、自动控制、医疗以及国防等众多领域。

图1是CMOS图像传感器结构示例。CMOS图像传感器1包含像素阵列100、时序控制器101、行译码102、Ramp ADC(跃升式模数转换器)阵列103、Ramp产生器104、存储器105、列译码106。其中像素阵列100，是由像素单元200(像素单元示例见图2)组成阵列，Ramp ADC阵列103由Ramp ADC 220(Ramp ADC示例见图2)组成阵列，通常情况，每列像素单元200对应一个Ramp ADC 220。行译码102通过控制信号线108控制像素阵列100以行方式曝光和读出；像素阵列100通过像素输出信号线110，将像素阵列100的输出信号输出到Ramp ADC阵列103；Ramp ADC阵列103将像素信号转成数字信号后，通过信号线113存储在存储器105；列译码106通过控制信号先115，将存储在存储器105的信号依次通过信号线112输出到时序控制器101中。时序控制器101分别通过控制信号先107、108、114控制行译码102、Ramp ADC阵列103、列译码106。Ramp产生器104产生Ramp信号，通过Ramp信号线111输入到Ramp ADC阵列103。

图2是像素单元和现有Ramp ADC结构示例。图1中像素阵列100是由像素单元200组成阵列。像素单元200由光电二极管204、传输管203、清零管201、源跟随管202、选择管205组成。光电二极管204接受光信号，将光信号转换成电信号；传输管203在控制信号TG控制下，将光电二极管204产生的电信号传输到节点206；清零管201在控制信号RST控制下，对节点206清零；源跟随管202将节点206上存储的信号读出；选择管205在控制信号SEL控制下将像素单元200信号输出到像素输出信号线110上。控制信号RST、TG、SEL是由行译码102产生的控制信号线108。

Ramp ADC 220由比较器210和计数器211组成，比较器210由电容207、开关208和放大器209组成。比较器210比较像素输出信号110和ramp信号111的大小，输出信号212控制计数器211计数，从而完成模数转换。计算器211完成计数后通过信号线113输出到存储器105中。

图3是现有Ramp ADC结构的控制时序图示例。从T0开始到T1，比较器中的开关208在控制信号S1控制下闭合，比较器完成工作点的自建立，比较器210中节点213的电平与此刻Ramp信号111电平相等；在T2时刻，Ramp信号111增大ΔVramp，使Ramp信号111电平比节点213电平高ΔVramp，比较器210输出高电平；在T3时刻Ramp信号111开始减小，时钟信号CLOCK输出时钟，计数器211开始计数；在T4时刻Ramp信号111电平与节点213电平相等，随着Ramp信号111电平进一步减小，比较器210输出变成低电平，计数器211停止计数，这时计数器211的计数为D0；在T5时刻，Ramp信号111停止减小；在T6时刻，完成像素清零信号模数转换后，Ramp信号111电平重新回到时刻T2的电平；在T6时刻和T7时刻之间，像素输出信号110输出像素单元200将信号从光电二极管204转移到节点206后的信号，像素输出信号110电平变化ΔVpix，在电容207耦合作用下，节点213电平也减小ΔVpix，使Ramp信号111电平比节点213电平高ΔVramp+ΔVpix；在T7时刻Ramp信号111开始减小，时钟信号CLOCK输出时钟，计数器211开始计数；在T8时刻Ramp信号111与节点213电平相等，随着Ramp信号111电平进一步减小，比较器210输出变成低电平，计数器211停止计数，这时计数器211的计数为D1；在T9时刻，Ramp信号111停止减小。因为在T8时刻，节点213电平相对T4时刻减小ΔVpix，T8时刻Ramp信号111电平也比T4时刻Ramp信号111电平减小ΔVpix；因此计数器211在T7到T9时间段的计数D1和在T3到T5时间段的数据D0之差，是像素输出信号ΔVpix的量化值。ADC_RANGE为Ramp ADC的量化量程，其中量化时间T7到T9的时间为2^N*Tclock,N为ADC分辨率，Tclock为计数器的周期。

现有Ramp ADC结构主要存在如下缺点：

CMOS图像传感器1是按行读出，一行的时间受Ramp ADC的量化时间限制，而该量化时间等于2^N*Tclock，随着分辨率N的增加，该量化时间越长，图像传感器的行长越长，制约了图像传感器的帧率。

发明内容

本发明的目的是提供一种用于CMOS图像传感器的高速RAMP ADC，可以缩短一半量化周期，从而提高帧率。

本发明的目的是通过以下技术方案实现的：

一种用于CMOS图像传感器的高速RAMP ADC，包括：三输入端比较器(413)、高位锁存器(414)、电平选择器(404)、计数器(412)和Ramp产生器(415)；

所述三输入端比较器(413)包括：第一电容(401)、第二电容(402)、第三电容(403)、第一开关(407)、第二开关(408)，以及差分放大器(411)；

像素输出信号Pix_Out(110)与第一电容(401)一端连接，第一电容(401)另一端与第一节点(405)连接；电平选择器(404)输出VREF信号与第二电容(402)一端连接，第二电容(402)另一端与第一节点(405)连接；Ramp产生器(415)输出的Ramp信号与第三电容(403)一端连接，第三电容(403)另一端与第二节点(406)连接；第一节点(405)连接第一开关(407)一端，第一开关(407)另一端与第三节点(409)连接；第二节点(406)连接第二开关(408)一端，第二开关(408)另一端与第四节点(410)连接；

控制信号S1控制第一开关(407)与第二开关(408)的断开或闭合；第一节点(405)与差分放大器(411)负输入端连接，第二节点(406)与差分放大器(411)正输入端连接，第三节点(409)与差分放大器(411)正输出端连接，第四节点(410)与差分放大器(411)负输出端连接；

第三节点(409)与计数器(412)以及高位锁存器(414)的输入端连接；高位锁存器(414)的输出端与电平选择器(404)的控制端连接，Ramp产生器产生的两个固定电压Vramp_max和Vramp_min还输入至电平选择器(404)中。

所述三输入端比较器(413)中的差分放大器(411)利用差分五管放大器实现；

第一NMOS管(513)和第二NMOS管(514)组成差分五管放大器的差分输入对；第一PMOS管(511)和第二PMOS管(512)组成差分五管放大器的负载管；第三NMOS管(504)作为尾电流源；

第一NMOS管(513)的栅极连接到第二节点(406)；第二NMOS管(514)的栅极连接到第一节点(405)；第一NMOS管(513)漏极，以及第一PMOS管(511)漏极与栅极连接到第四节点(410)；第二NMOS管(514)漏极与第二PMOS管(512)漏极连接到第三节点(409)；

第一NMOS管(513)和第二NMOS管(514)的源极连到第五节点(515)，第五节点(515)与第三NMOS管(504)漏极连接；第二PMOS管(512)栅极连到第四节点(410)上。

所述高位锁存器(414)包括：第一钟控反相器(616)、第二钟控反相器(617)以及反相器(618)；其中：

第一钟控反相器(616)包括：第三PMOS管(601)、第四PMOS管(602)、第三NMOS管(603)与第四NMOS管(604)；所述第三PMOS管(601)的漏端与第六节点(612)相连，其栅极接IN端，所述IN端与第三节点(409)相连；第四PMOS管(602)的栅极接CKH信号，其漏端与第七节点(605)相连，其源端与第六节点(612)相连；第三NMOS管(603)的栅极接CKHN信号，其漏端与第七节点(605)相连，源端与第八节点(613)相连，所述CKHN信号是CKH信号的反相；第四NMOS管(604)的漏端与第八节点(613)相连，其栅极接IN端；

所述第七节点(605)与反相器(618)输入端相连，以及第二钟控反相器(617)的输出端相连；

第二钟控反相器(617)包括：第五PMOS管(608)、第六PMOS管(609)、第五NMOS管(610)与第六NMOS管(611)；第五PMOS管(608)的漏端与第九节点(614)相连，其栅极接OUT端，所述OUT端作为高位锁存器(414)的输出端与电平选择器(404)的控制端连接；第六PMOS管(609)的栅极接CKHN信号，其漏端与第七节点(605)相连，其源端与第九节点(614)相连；第五NMOS管(610)的栅极接CKH信号，其漏端与第七节点(605)相连，源端与第十节点(615)相连；第六NMOS管(611)的栅极接OUT端，其漏端与第十节点(615)相连；

反相器(618)包括：相互连接的第七NMOS管(607)与第七PMOS管(606)；所述反相器(618)的输出端与OUT端相连。

所述电平选择器(404)包括：与非门(710)和第二反相器(711)以及开关组(712)；其中：

与非门(710)包括：第八PMOS管(701)、第九PMOS管(702)、第八NMOS管(703)与第九NMOS管(704)；第八PMOS管(701)的漏端与第十一节点(705)相连，其栅极与BitH相连，所述BitH与高位锁存器(414)的输出端相连；第九PMOS管(702)栅极接CKH信号，其漏端与第十一节点(705)相连；第八NMOS管(703)的栅极与BitH相连，漏端与第十一节点(705)相连，源端与第十二节点(7014)相连；第九NMOS管(704)的漏端与第十二节点(714)相连，栅极接CKH信号；

第二反相器(711)包括：相互连接的第十NMOS管(707)与第十PMOS管(706)；第二反相器(711)的输入端与第十一节点(705)相连，输出端与第十三节点(713)相连；

开关组(712)包括：第十一NMOS管(708)以及第十二NMOS管(709)；第十一NMOS管(708)的栅极与与第十一节点(705)相连，源端连接信号Vramp2，漏端和第十二NMOS管(709)的漏端相连到信号VREF；第十二NMOS管(709)的栅极与第十三节点(713)相连，源端接信号Vramp1；其中，信号Vramp1即为Vramp_max信号，信号Vramp2则为Vramp_max信号与Vramp_min信号的逻辑运算结果。

所述Ramp产生器(415)利用电流舵DAC(800)实现；

所述电流舵DAC(800)包括：电流源阵列(803)、第一电阻(805)、第二电阻(806)以及第三电阻(807)；其中：

电流源阵列(803)由若干带开关的电流源单元(809)和一个不带开关的电流源(808)组成阵列；所有电流源单元(809)输出端并联后，与第一电阻(805)连接，其输出作为Ramp信号；不带开关的电流源(808)、第二电阻(806)以及第三电阻(807)依次连接，不带开的关电流源(808)与第二电阻(806)相连接的节点输出Vramp_max信号，第二电阻(806)和第三电阻(807)相连接的节点输出Vramp_min信号；

每一电流源单元(809)均由电流源(801)和开关(802)组成；电流源(801)的输出端(804)与开关(802)一端连接，开关(802)由CTL信号控制，开关(802)的另一端作为电流源单元(809)输出端。

由上述本发明提供的技术方案可以看出，通过三输入端比较器，比较像素输出信号与高位选择参考电平产生的电平和Ramp信号产生的电平之间差异，进而进行后续控制，该方法提供的高速RAMP ADC理论可缩短一半量化周期，从而提高帧率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为背景技术提供的CMOS图像传感器的示意图；

图2为背景技术提供的像素单元和现有Ramp ADC结构示意图；

图3为背景技术提供的现有Ramp ADC结构的控制时序示意图；

图4为本发明实施例提供的一种用于CMOS图像传感器的高速RAMP ADC电路图；

图5为本发明实施例提供的三输入端比较器的结构示意图；

图6为本发明实施例提供的高位锁存器的结构示意图；

图7为本发明实施例提供的电平选择器的结构示意图；

图8为本发明实施例提供的Ramp产生器的结构示意图；

图9为本发明实施例提供的控制时序示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种用于CMOS图像传感器的高速RAMP ADC，如图4所示，其主要包括：三输入端比较器(413)、高位锁存器(414)、电平选择器(404)、计数器(412)和Ramp产生器(415)；其中：

所述三输入端比较器包括：第一电容(401)、第二电容(402)、第三电容(403)、第一开关(407)、第二开关(408)，以及差分放大器(411)；

其工作原理如下：所述三输入端比较器(413)的第一输入端接电平选择器(404)的输出信号VREF，第二输入端接像素输出信号Pix_Out，这两个信号生成信号(Pix_Out+VREF)，第三输入端接Ramp产生器(415)的输出端信号Ramp；三输入端比较器(413)比较信号Ramp和(Pix_Out+VREF)的大小，当Ramp-(Pix_Out+VREF)>0，三端输入比较器输出高电平，当Ramp-(Pix_Out+VREF)<0，三端输入比较器输出低电平；VREF信号由电平选择器(404)和高位锁存器(414)共同产生；当Pix_Out小于量化量程(0.5*ADC_RANGE)一半时，高位锁存器输出为低，VREF等于0，那么Pix_Out+VREF为Pix_Out，计数器(412)输出N-1bit，与高位锁存器输出合成N bit数据送出，此时输出数据最高位为0；当Pix_Out大于量化量程(0.5*ADC_RANGE)一半时，高位锁存器输出为高，VREF等于负0.5*ADC_RANGE，那么Pix_Out+VREF为Pix_Out减去一半的量化量程，计数器(412)输出N-1bit，与高位锁存器输出合成N bit数据送出，此时输出数据最高位为1；因此通过上述方法计数器(412)只需要2^(N-1)*Tclock的计数周期就可以完成量化，缩短了整体的量化周期。

本发明实施例上述的Ramp ADC包含Ramp信号、比较器、高位锁存器、电平选择器和计数器，同时还包含提供Ramp信号和Ramp_max以及Ramp_min的产生器。Ramp ADC先粗量化ΔVpix，输出被高位锁存器锁存并输出高位1bit，用于控制电平选择器，使得Ramp ADC只需要2^(N-1)*Tclock就可以完成量化，大大缩短了图像传感器的行长，提高了帧率。

以上为本发明实施例提供的高速RAMP ADC的主要组成及其结构，为了便于理解，下面针对每一器件的内部结构做详细介绍。

1、三输入端比较器。

如图5所示，所述三输入端比较器(413)中的差分放大器(411)可以利用差分五管放大器实现；

其中，第一NMOS管(513)和第二NMOS管(514)组成差分五管放大器的差分输入对；第一PMOS管(511)和第二PMOS管(512)组成差分五管放大器的负载管；第三NMOS管(504)作为尾电流源；

当然，三输入端比较器可以使用如图5所示的结构，也可以是其他形式差分比较器，比如两级差分比较器。其中的差分放大器可以是其他结构的差分放大器，比如cascode结构的差分放大器、两级差分放大器。

2、高位锁存器。

如图6所示，所述高位锁存器(414)包括：第一钟控反相器(616)、第二钟控反相器(617)以及反相器(618)；其中：

当然，高位锁存器可以采用如图6所示的结构，也可以采用其他形式的锁存器，比如两级锁存器、开关电容存储。其中的钟控反相器可以是其他结构的反相器，比如开关和反相器组合。

3、电平选择器。

如图7所示，所述电平选择器(404)包括：与非门(710)和第二反相器(711)以及开关组(712)；其中：

开关组(712)包括：第十一NMOS管(708)以及第十二NMOS管(709)；第十一NMOS管(708)的栅极与与第十一节点(705)相连，源端连接信号Vramp2，漏端和第十二NMOS管(709)的漏端相连到信号VREF；第十二NMOS管(709)的栅极与第十三节点(713)相连，源端接信号Vramp1；其中，信号Vramp1即为Vramp_max信号，信号Vramp2则为Vramp_max信号与Vramp_min信号的逻辑运算结果。具体的将在后文介绍控制时序时做进一步说明。

当然，图7所示只是电平选择器实现的示例，电平选择器可以是其他形式的选择器，比如CMOS开关选择。

4、Ramp产生器。

本发明实施例中，Ramp产生器(415)可以利用电流舵DAC(800)实现。

如图8所示，所述电流舵DAC(800)包括：电流源阵列(803)、第一电阻(805)、第二电阻(806)以及第三电阻(807)；其中：

当然，电流舵DAC(800)只是Ramp ADC中所用Ramp产生器优选结构，本发明中所用Ramp产生器可采用其他结构的DAC。

本发明实施例提供的上述高速RAMP ADC的控制时序可如图9所示，图9中Vramp_max-Vramp_min＝0.5*ADC_RANGE；其中，ADC_RANGE是指优化前Ramp ADC的量化量程。从T0开始到T1，三输入端比较器(413)中的第一开关(407)与第二开关(408)在控制信号S1控制下闭合，三输入端比较器(413)完成工作点的自建立，三输入端比较器(413)中第一节点405和第二节点406电平相等，VREF信号受电平选择器控制输出Vramp_min。在T2时刻，Ramp信号增大ΔVramp，第二节点406电平在第三电容403作用下增加ΔVramp，由于VREF信号和Pix_out均未变化，第一节点405电平维持自建立的电平不变；第二节点406电平比节点405电平高ΔVramp，三输入端比较器413输出高电平；在T3时刻Ramp信号开始减小，第一节点405和第二节点406的电平差异开始减小，时钟信号CLOCK输出时钟，计数器412开始计数；在T4时刻第一节点405和第二节点406的电平相等，随着Ramp信号开始减小，三输入端比较器413输出变成低电平，计数器412停止计数，这时计数器412的计数为D0，D0表示到第二节点406电平比第一节点405高ΔVramp到两个节点电平相等所需时间；在T5时刻，Ramp信号停止变化；在T6时刻，完成像素清零信号模数转换后，Ramp信号电平重新回到时刻T2的电平，但是Vramp2信号从Vramp_min跳变到Vramp_max，信号VREF连接Vramp2信号，并且在T6时刻和T7时刻之间，Pix_Out信号的电平变化ΔVpix，VREF信号增加0.5*ADC_RANGE，在第一电容401和第二电容402作用下，第一节点405电平也变化0.5*(ΔVpix-0.5*ADC_RANGE)，第二节点406电平维持不变，如果0.5*(ΔVpix-0.5*ADC_RANGE)>0，第一节点405小于第二节点406，三输入端比较器413输出高电平；如果0.5*(ΔVpix-0.5*ADC_RANGE)<0，第一节点405大于第二节点406，三输入端比较器413输出低电平；在T7时刻，CKH从低电平变成高电平，将T6到T7时刻间三输入端比较器413的输出值锁存到高位锁存器414中。在T7到T9时刻之间，Ramp信号增加ΔVramp，第二节点406电平也增加ΔVramp，在T8时刻Vramp2信号从Vramp_max变化为Vramp_min，Ramp信号开始减小，第二节点406的电平开始下降，第一节点405的电平受VREF的信号控制，电平选择器404根据高位锁存器的输出值选择送给VREF的信号，如果高位锁存器414输出高电平，VREF信号接Vramp_max，第一节点405的电平减小0.5*(ΔVpix-0.5*ADC_RANGE)，第一节点405和第二节点406的电平差异开始减小，时钟信号CLOCK输出时钟，计数器412开始计数；在T10时刻第一节点405和第二节点406的电平相等，随着Ramp信号开始减小，三输入端比较器413输出变成低电平，计数器412停止计数，这时计数器412的计数为D1；D1表示到第二节点406电平比第一节点405高ΔVramp+0.5*(ΔVpix-0.5*ADC_RANGE)到两个节点电平相等所需时间。在T11时刻，Ramp信号停止变化。用计数器412在T9到T11时间段的计数D1和在T3到T5时间段的数据D0之差，表示ΔVramp+0.5*(ΔVpix-0.5*ADC_RANGE)-ΔVramp＝0.5*ΔVpix；如果高位锁存器414输出低电平，VREF信号接Vramp_min，节点405的电平减小0.5*ΔVpix，节点405和406的电平差异开始减小，时钟信号CLOCK输出时钟，计数器412开始计数；在T10时刻节点405和406的电平相等，随着Ramp信号开始减小，三输入端比较器413输出变成低电平，计数器412停止计数，这时计数器412的计数为D1；D1表示到第二节点406电平比第一节点405高ΔVramp+0.5*ΔVpix到两个节点电平相等所需时间。在T11时刻，Ramp信号停止变化。用计数器412在T9到T11时间段的计数D1和在T3到T5时间段的数据D0之差，表示ΔVramp+0.5*ΔVpix-ΔVramp＝0.5*ΔVpix。由于高位已经在T6到T7时间量化完成，因此T9到T11的时间为2^(N-1)*Tclock，并且量程减小为0.5*ADC_RANGE。高位锁存器414的输出1bit和该次量化出来的N-1bit组合生成N bit数据，实现了对像素输出信号ΔVpix的量化和缩短了量化时间。

本发明实施例中，Vramp_max和Vramp_min是两个固定的电压，Ramp信号是波形，连接的地方也不一样，但有相关性，Vramp_max等于Ramp波形的最大值减去ΔVramp，Vramp_min则等于Ramp波形的最小值。

上述图9所示只是Ramp ADC时序实现的优选示例，该时序还可以有其他的实现方式，比如Vramp2可以一直为Vramp_min，通过在其他组合逻辑实现电平选择器的控制。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims

1.一种用于CMOS图像传感器的高速RAMP ADC，其特征在于，包括：三输入端比较器(413)、高位锁存器(414)、电平选择器(404)、计数器(412)和Ramp产生器(415)；

2.根据权利要求1所述的一种用于CMOS图像传感器的高速RAMP ADC，其特征在于，所述三输入端比较器(413)中的差分放大器(411)利用差分五管放大器实现；

3.根据权利要求1所述的一种用于CMOS图像传感器的高速RAMP ADC，其特征在于，所述高位锁存器(414)包括：第一钟控反相器(616)、第二钟控反相器(617)以及反相器(618)；其中：

4.根据权利要求1所述的一种用于CMOS图像传感器的高速RAMP ADC，其特征在于，所述电平选择器(404)包括：与非门(710)和第二反相器(711)以及开关组(712)；其中：

5.根据权利要求1所述的一种用于CMOS图像传感器的高速RAMP ADC，其特征在于，所述Ramp产生器(415)利用电流舵DAC(800)实现；