CN116346135A - 逐次逼近寄存器模数转换器 - Google Patents

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Abstract

提出了逐次逼近寄存器模数转换器。一种逐次逼近寄存器(SAR)模数转换器(ADC)，包括多个差分电容数模转换器(C‑DAC)、比较器和SAR控制器。每个差分C‑DAC都包括一对用于正极性和负极性的C‑DAC，每个C‑DAC都包括电容器阵列。每个位位置的电容器可以包括一对大小相等的电容器。每个外部比较器都耦合到差分C‑DAC之一，并且中间比较器耦合到来自两个差分C‑DAC的差分C‑DAC输出节点对。SAR控制器基于比较器的输出为每个转换步骤生成用于差分C‑DAC的控制信号。比较器的输出作为未编码的控制信号提供给差分C‑DAC。用于短接极性相同的C‑DAC的电容器顶板的single‑bit/cycle短接开关可以在single‑bit/cycle转换期间闭合。

Description

逐次逼近寄存器模数转换器
技术领域
本申请的实施例涉及逐次逼近寄存器模数转换器。
背景技术
逐次逼近寄存器(SAR)模数转换器(ADC)构成了一类功率效率非常高的ADC电路。SAR ADC显示跨技术节点的几乎数字缩放，因此对于在先进的互补金属氧化物半导体(CMOS)技术世代中实现高度集成的数字收发器非常有吸引力。然而，SAR ADC的功率和面积效率是以降低转换速度为代价的。通过在每个步骤中将采样电压与SAR ADC反馈环路中专门布置的电容数模转换器(C-DAC)提供的电容分压参考电压进行比较，单个模拟电压样本以顺序方式进行处理，该SAR ADC反馈环路还保存当前输入电压样本。然后将该比较的结果反馈给C-DAC，C-DAC随后会为下一个比较步骤更改其输出，使得每次比较后采样输入电压和电容分压器输出电压之间的差值符合理想地变小，直到在代表N个原始决策的N个转换周期(在单比特SAR转换器中)后达到最终精度。由于每个决策中可能存在冗余，因此N个原始决策可能对应于B＜N位的二进制分辨率。在这种情况下，在SAR转换过程之后，将N个原始决策映射到二进制B位(B≤N)，例如通过数字查找表(LUT)。
为了能够处理高频输入信号，可以在ADC中应用时间交织。ADC包括若干(P)个子ADC，每个子ADC以速率fs/P和采样时间偏差n/fs依次采样输入信号，n＝0…P-1，fs是时间交织ADC的采样速率。在时间交织ADC的输出端，独立子ADC的数据流被组合成采样速率fs的时间交织ADC数据流。由于SAR ADC在转换时相对较慢，例如，与流水线ADC相比，对于多GS/s时间交织ADC，所需子ADC的数量P可能很高。在具有单级采样保持(S/H)的时间交织ADC中，即子ADC直接对模拟输入电压进行采样，模拟ADC缓冲器应驱动P个并行S/H电路，并且子ADC间隔P/fs秒就分别对输入电压进行采样。随着P的增加，缓冲器驱动要求也变得越来越困难，通常会导致模拟前端的功率耗散大幅增加。
为了解决这些问题，可以使用分层S/H架构代替单级S/H。通过这种方式，采样过程分布在多个级，每个级中的每个采样器仅驱动有限数量的下一级采样器，最后再驱动子ADC。或者，可以使用更快的子ADC架构，例如流水线ADC。
分层S/H会增加噪声(多个kT/C项)，需要的中间模拟缓冲器会增加噪声和非线性，并且可能会减弱采样输入信号。由于级数的增加和潜在的非线性残差放大，流水线ADC更难以线性化。
发明内容
提出了一种逐次逼近寄存器(SAR)模数转换器(ADC)，包括：多个差分电容数模转换器(C-DAC)，其中每个差分C-DAC都包括用于正极性和负极性的一对C-DAC，并且每个C-DAC都包括电容器阵列，所述电容器阵列包括并联耦合到每个C-DAC的输出节点的多个电容器，其中每个C-DAC中的每个位位置的电容器都包括一对大小相等的电容；多个比较器，包括两个或更多外部比较器和至少一个中间比较器，其中每个外部比较器都耦合到所述差分C-DAC之一，并且所述中间比较器耦合到来自两个差分C-DAC的C-DAC的差分输出节点对；以SAR控制器，被配置为基于所述比较器的输出为每个转换步骤生成用于所述多个差分C-DAC的控制信号，其中，所述SAR控制器被配置为执行一个或多个每周期多位转换，然后执行至少一个每周期单位转换，用于将模拟输入信号转换为数字信号，其中所述比较器的输出作为未编码的控制信号提供给差分C-DAC。
还提出了相应的用户设备和基站。
附图说明
以下将仅以示例的方式并参考附图来描述设备和/或方法的一些示例，在附图中：
图1A是示例SAR ADC的示意方框图；
图1B示出了用于早期2b/cycle(周期)转换的示例SAR ADC，然后是带有底板采样的后期1b/cycle转换；
图2A示出了第一2b/cycle预充电阶段；
图2B示出了第二2b/cycle预充电阶段；
图3A-图3D示出了两个2b/cycle转换和两个1b/cycle转换的完整位元转换(bit-cycling)和结果输出；
图4示出了短接差分C-DAC的顶板节点以进行1b/cycle操作；
图5示出了具有虚拟比较器的SAR ADC；
图6示出了具有全额外比较器(full extra comparator)的SAR ADC；
图7A示出了用于中间比较器的自动归零判定和DC偏移校正的示例方案；
图7B示出了用于开关的控制信号的信令图；
图8示出了在SAR转换过程结束时所有比较器的自动归零判定和DC偏移校正；
图9示出了中间比较器134的自动归零判定和DC偏移校正以及外部比较器对中间比较器偏移的跟踪；
图10图示了其中可以实现本文公开的示例的用户设备；以及
图11图示了其中可以实现本文公开的示例的基站或基础设施设备无线电头。
具体实施方式
现在将参考图示了一些示例附图更全面地描述各种示例。在图中，为了清楚起见，可能放大了线、层和/或区域的厚度。
因此，虽然进一步的示例能够具有各种修改和替代形式，但其一些特定示例在图中示出并且将在随后详细描述。然而，详细描述并不将进一步的示例限制为所描述的特定形式。进一步的示例可以涵盖落入本公开范围内的所有修改、等效形式和替代形式。相同的数字在所以附图的描述中指代相同或相似的元件，在这些元件相互比较时可以相同或以修改的形式实现，同时提供相同或相似的功能。
将理解，当一个元件被称为“连接”或“耦合”到另一元件时，这些元件可以直接连接或耦合或经由一个或多个中间元件连接或耦合。如果两个元件A和B使用“或”组合，则应理解为公开所有可能的组合，即仅A、仅B以及A和B。相同组合的替代措辞是“A和B中的至少一个”。这同样适用于超过2个元件的组合。
本文使用的用于描述特定示例的术语不旨在限制进一步的示例。每当使用诸如“一”、“该”等单数形式并且仅使用单个元件既不明确也不隐含地定义为强制性的，进一步的示例也可以使用多个元件来实现相同的功能。同样地，当随后将功能描述为使用多个元件来实现时，进一步的示例可以使用单个元件或处理实体来实现相同的功能。将进一步理解，术语“包括”、“包括着”、“包含”和/或“包含着”在使用时指定了所述特征、整数、步骤、操作、过程、动作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、过程、动作、元件、组件或它们的任意组合。
除非另有定义，否则所有术语(包括技术和科学术语)在本文中以其示例所属领域的通常含义使用。
公开了multibit/cycle(多位/周期)SAR ADC的示例。所公开的multibit/cycleSAR ADC架构的示例方案允许实现可用于时间交织ADC的功率高效且相当快的单环路SARADC。
在一些示例中，在multibit/cycle转换期间使用了使用一组适当分离的电容器C-DAC的温度计编码和相关反馈信号的特殊预设。multibit/cycle电容器的温度计编码和相关反馈信号消除了解码逻辑延迟并加快了multibit/cycle SAR环路。
在一些示例中，在multibit/cycle转换期间使用的独立电容器组的总和可以通过设置在单位决策周期期间闭合的额外开关来用于single-bit/cycle(单位/周期)决策。这有效地将在multibit/cycle转换期间使用的单个电容器组转换为在单位转换周期期间使用的单个大电容器组。将多位转换周期所需的所有可用单个电容器组的总和用于单位转换周期，最大限度地减少了采样噪声(kT/C噪声)，从而最大化给定(总)采样电容器尺寸的动态范围。
在一些示例中，所有可用的比较器可用于在具有结果平均的SAR转换周期后期进行单位决策，例如通过采用多数表决。由于独立电容器组在single-bit/cycle决策期间短接，所有比较器都具有相同的输入电压。通过评估所有结果(理想情况下应该相同)，可以实现比较器噪声的改进，最高可达1/sqrt(N)，其中N个比较器在相同的输入电压上并联工作。
在一些示例中，可以添加虚拟比较器以实现电容插值C-DAC的平衡负载。虚拟比较器平衡电容插值C-DAC的顶板节点的负载，以避免在multibit/cycle转换过程中出现不必要的共模转移(common-mode shifts)。
在一些示例中，可以使用全额外比较器，该比较器在用于平衡负载的multibit/cycle步骤期间是不活跃的，但在single-bit/cycle转换步骤期间对于额外决策位是活跃的。使虚拟比较器成为全比较器并在single-bit/cycle转换步骤期间将其激活会在这些噪声关键的最后转换步骤期间为相同的输入残余电压生成额外决策。这允许在single-bit/cycle转换步骤期间更有效地对比较器噪声进行平均。
在一些示例中，背景偏移跟踪周期可用于“中间”比较器，在SAR转换周期结束时的特殊自动归零周期期间通过在输入信号采样切换之前早期激活C-DAC顶板短接开关而更新，来为比较器提供零输入。通过使用额外的自动归零周期来最小化中间比较器的偏移，即通过在SAR转换周期结束时让比较器输入短接，这不仅抑制了“中间”比较器的偏移，而且还降低了DC偏移变化，即“中间”比较器的1/f噪声，至少对于高达偏移跟踪循环闭环带宽的频率是如此。随着“外部”比较器的偏移跟踪循环就位，“外部”比较器的偏移和1/f噪声(在其相应的循环带宽内)会得到有效抑制，因为这些循环追踪(校正后的)“中间”比较器的偏移和1/f噪声。
图1A是示例SAR ADC 10的示意方框图。SAR ADC 10包括多个差分C-DAC 12、多个比较器14和SAR控制器16。多个差分C-DAC 12中的每一个都包括一对用于正极性和负极性的C-DAC，并且每个C-DAC都包括电容器阵列，该电容器阵列包括并联耦合到每个C-DAC的输出节点的多个电容器。每个C-DAC中每个位位置(bit position)的电容器都可以包括一对大小相等的电容器。
多个比较器14包括两个或更多个外部比较器和至少一个中间比较器。每个外部比较器都耦合到差分C-DAC之一，并且中间比较器耦合到来自两个差分C-DAC的C-DAC的差分输出节点对。每个外部比较器直接从单个差分C-DAC接收其差分输入，并且中间比较器经由电容插值从两个差分C-DAC接收其差分输入。
SAR控制器16被配置为基于比较器14的输出为每个转换步骤生成用于多个差分C-DAC的控制信号。SAR控制器16被配置为执行一个或多个每周期多位转换，然后执行至少一个每周期单位转换，用于将模拟输入信号转换为数字信号。比较器14的输出作为未编码的控制信号提供给差分C-DAC。
在一些示例中，SAR控制器16被配置为将每个位位置中的电容器对中的一个预充电到正参考电压，并且将每个位位置中的电容器对中的另一个预充电到负参考电压，并且在选通比较器之前，将差分C-DAC的评估下的多个位的最高有效位分别切换到正参考电压和负参考电压。
在一些示例中，SAR ADC可以进一步包括single-bit/cycle短接开关，用于短接极性相同的C-DAC的电容器的顶板。single-bit/cycle短接开关可以在single-bit/cycle转换期间闭合。使用该方案，多位转换周期所需的所有可用的独立电容器组的总和可用于单位转换周期。
随着独立电容器组在single-bit/cycle转换期间短接，所有比较器都具有相同的输入电压。在这种情况下，SAR控制器可以被配置为在single-bit/cycle转换期间基于所有比较器的输出来生成控制信号。SAR控制器可以被配置为通过对所有比较器的输出进行多数表决来生成比较器的输出。
在一些示例中，SAR ADC可以进一步包括附加比较器，该比较器耦合到来自两个差分C-DAC的另一差分输出节点对，用于在multi-bit/cycle转换期间进行负载平衡。附加比较器可以是虚拟比较器。或者，附加比较器可以是全比较器，该比较器耦合到来自两个差分C-DAC的另一差分输出节点对并且被配置为在single-bit/cycle转换期间生成输出。
在一些示例中，SAR ADC可以进一步包括用于中间比较器的反馈环路。用于对每个差分C-DAC的C-DAC对的顶板进行短接的顶板短接开关可以在用于对模拟输入信号进行采样的输入采样开关之前闭合，以提供自动归零时间窗口，并且可以基于中间比较器在自动归零时间窗口期间产生的输出经由反馈环路来执行中间比较器的DC偏移校正。
在一些示例中，SAR ADC还可以包括用于每个外部比较器的第二反馈环路。可以基于每个外部比较器在自动归零时间窗口期间生成的输出经由第二反馈环路为每个外部比较器执行DC偏移校正。在一些示例中，可以基于中间比较器生成的输出与每个外部比较器生成的输出之间的差来执行外部比较器的DC偏移校正。在至少一个先前的single-bit/cycle转换步骤期间，可以基于外部比较器和中间比较器的输出之间的差来更新第二反馈环路。
每个C-DAC中的电容器顶板都并联耦合到输出节点，并且模拟输入信号可以被采样到电容器的底板。每个C-DAC中的电容器阵列可以分成经由桥式电容器耦合的两个区段。SAR ADC可以包括在用户设备、基站等中。
图1B示出了示例SAR ADC 100，用于早期2b/cycle转换，然后是带有底板采样的后期1b/cycle转换。SARADC 100包括两个差分C-DAC 110、120(DAC-1和DAC-2)，三个比较器132、134、136(称为顶部、中间和底部比较器)，SAR逻辑块140以及多个开关。
差分C-DAC 110包括用于正极性和负极性的一对C-DAC 112、114，并且差分C-DAC120包括用于正极性和负极性的一对C-DAC 122、124。每对C-DAC 112/114、122/124都包括电容器组，电容器组包括并联耦合到公共节点的多个电容器。电容器的顶板并联耦合到公共节点，电容器底板经由开关选择性地耦合到输入信号(VINP、VINN)或正负参考电压(VREFP和VREFN)。
顶部比较器132耦合到差分C-DAC 110，底部比较器136耦合到差分C-DAC 120，而中间比较器134耦合到来自两个差分C-DAC 110、120的差分输出节点对。更具体地，C-DAC112和114的输出分别耦合到比较器132的正端子和负端子，并且C-DAC 122和124的输出耦合到比较器136的正端子和负端子，并且C-DAC 112的输出和C-DAC 124的输出耦合到比较器134的正端子和负端子。
SAR逻辑块140被配置为基于比较器132、134、136的输出为每个转换周期生成反馈信号到差分C-DAC 110、120。
在采样阶段，两个差分C-DAC 110、120的底板对相同的差分输入信号(VINP和VINN)进行采样，因为输入采样开关(Φ1)154闭合。随后是multi-bit/cycle转换阶段(本示例中为2b/cycle)。在multi-bit/cycle转换阶段的第一周期中，两个差分C-DAC 110、120以不同的程度预充电以产生两个所需的不同差分阈值，这些阈值被输入到顶部比较器132和底部比较器136。中间比较器134从两个差分C-DAC 110、120的单极性侧接收其差分输入。
中间比较器134的这种布置通常称为电容插值(capacitive interpolation)。顶部和底部比较器132、136从两个差分C-DAC 110、120获得其输入，并且中间比较器134通过两个C-DAC电压的电容插值获得其差分输入。通过差分C-DAC 110的阈值设置在剩余SAR搜索范围的3/4标记处(例如，在第一周期的全范围的3/4)，并且通过差分C-DAC2 120的阈值设置在剩余SAR搜索范围的1/4标记处(例如，第一周期的全范围的1/4)，而通过电容插值的阈值设置在剩余SAR搜索范围的中点(例如，第一周期的全范围的1/2)。
不是在1b/cycle SAR中使用的单个比较器，而是包括三个比较器132、134、136的2b半步闪烁型ADC输出三个原始决策位d[0]、d[1]、d[2]，表示每个转换步骤中的两位温度计代码。三个比较器132、134、136的决策级在每个步骤由具有中间比较器134(即，零阈值比较器)的额外电容插值的两个差分电容C-DAC 110、120生成，这取决于在前一个转换步骤期间由比较器决策生成的反馈信号。
C-DAC 112/114、122/124可以采用分离式电容器结构。C-DAC112/114、122/124中的每个位位置的电容器可以分成两个相等大小的电容器，如图1B所示。每个C-DAC 112/114、122/124可以包括桥式电容器，以简化最低有效位(LSB)部分的物理实现。
示例SAR ADC 100使用两个差分DAC 110、120进行two-bit/cycle的SAR ADC转换。示例SARADC 100还使用分离式电容器C-DAC，其中电容器组中所有位位置的电容器各自被分成两个大小相等的电容器。SAR ADC 100还实现了底板采样，使得模拟输入信号被采样到电容器的底板。SARADC 100的C-DAC在multibit/cycle转换步骤期间被初始化，使得两个电容C-DAC 110、120的共模电压保持恒定，相反，差模电压在两个C-DAC 110、120(在分离电容器DAC上)的设置不同，以生成multi-bit/cycle转换所需的阈值电压，这将在下文详细解释。
应注意，图1B-图9示出了用于2b/cycle转换的SARADC结构作为示例。本文公开的示例可以应用于配置为每周期转换多于两位(例如，3b/cycle等)的SAR ADC。例如，用于3b/cycle转换的SAR ADC可能包括四个差分C-DAC和七个比较器。
C-DAC 110、120的详细操作将参照图2A和图2B进行解释。图2A和图2B所示示例用于两个2b/cycle转换，然后是两个1b/cycle转换。在采样阶段，输入信号(VINP和VINN)被采样到差分C-DAC 110、120(DAC-1、DAC-2)的底板。随后是multi-bit/cycle转换阶段。
图2A示出了第一2b/cycle预充电阶段。C-DAC 110、120(DAC-1和DAC-2)具有分离式电容器结构，其中每个位位置的电容器被分成两个大小相等的电容器。分离式DAC的一半预充电至VREFP(图中以“1”示出)，而分离式DAC的另一半预充电至VREFN(图中以“0”示出)。每个位位置的一对电容器中的一个被充电到VREFP，而这对电容器中的另一个被充电到VREFN。然后，差分C-DAC 110和120的评估(在此示例中为[b5'b5 b4'b4])下的两个位的MSB(在此示例中为[b5'b5])分别切换到VREFP和VREFN。差分C-DAC 110的正支路中的MSB连接到VREFP，并且差分C-DAC 110的负支路中的MSB连接到VREFN，并且差分C-DAC 120的正支路中的MSB连接到VREFN，并且差分C-DAC 120的负支路中的MSB连接到VREFP。在对差分C-DAC110、120进行预充电之后，所有比较器132、134、136都被选通，这导致产生范围为从[0 0 0]到[1 1 1]的温度代码[x y z]，如图2A所示。
图2B示出了第二2b/cycle预充电阶段。位[b5'b5 b4'b4]从前一个2位周期的评估分别预充电到正支路和负支路中的比较器输出[x y z z]和[x'y'z'z']。x、y、z和x'、y'、z'分别是互补的。比较器结果可以直接馈送到差分C-DAC 110、120，而无需通过将两个分离位重新配置为三个相等位的任何解码逻辑，如图2B中所示。在该示例中，将四个位[b5'b5 b4'b4]重新配置为三个位[b5'b5[b4'b4]]，其中[b4'b4]的组合形成第三位。
在比较器结果反馈期间，下一个2b/cycle可以通过将下两个位的MSB分别连接到差分C-DAC 110、120的VREFP和VREFN来并联开始。位[b3'b3]被预充电并设置为评估接下来的两个位[b3'b3 b2'b2]以进行第二2b/cycle转换。差分C-DAC 110和120的位[b3'b3]分别切换到VREFP和VREFN。
对所有2b/cycle转换重复上述步骤。在完成2b/cycle转换后，开始single-bit/cycle转换。对于single-bit/cycle转换，两个差分DAC 110、120可以通过短接两个正顶板和两个负顶板在其顶板处接合。
完整的位循环和结果输出的示例示出在图3A-图3D，用于两个2b/cycle转换和两个1b/cycle转换。前两个2b/cycle转换示出在图3A和图3B中，其余两个1b/cycle转换示出在图3C和图3D中。
图3A示出了两个2b/cycle和两个1b/cycle转换的第一周期。差分C-DAC 110、120的一半被预充电到VREFP(用1示出)，而另一半被充电到VREFN(用0示出)。差分C-DAC具有分离式电容结构，并且每个位位置的一对电容器中的一个被充电到VREFP，并且这对电容器中的另一个被充电到VREFN。然后，差分C-DAC 110和120的MSB[b5'b5]分别连接到VREFP和VREFN。差分C-DAC 110的正负侧的位[b5'b5]分别连接到VREFP和VREFN，并且差分C-DAC120的正负侧的位[b5'b5]分别连接到VREFN和VREFP。然后，比较器132、134、136被选通并输出温度码，在本示例中为[0 1 1]。
图3B示出了两个2b/cycle和两个1b/cycle转换的第二周期。先前的温度比较器输出(本示例中为[0 1 1])将位[b5'b5 b4'b4]切换到差分C-DAC 110和120中正侧的[0 1 11]和负侧的[1 0 0 0]。接下来的二位的MSB(本示例中为[b3'b3])已设置。DAC-1正负侧的[b3'b3]分别连接到VREFP和VREFN，并且DAC-1正负侧的[b3'b3]分别连接到VREFN和VREFP。比较器132、134、136被选通并输出温度代码，在本示例中为[0 0 1]。
图3C示出了转换的第三周期，该转换是1b/cycle转换。先前的温度比较器输出(本示例中为[0 0 1])将位[b3'b3 b2'b2]切换到差分C-DAC 110、120中正侧的[0 0 1 1]和负侧的[1 1 0 0]。差分C-DAC 110、120可以在该第一1b/cycle开始时短接。差分C-DAC 110、120的正侧的顶板可以短接，并且差分C-DAC 110、120的负侧的顶板可以短接。在本示例中，比较器132、134、136(或者，仅134)被选通并且所有比较器在该周期结束时输出“1”。
图3D示出了转换的第四位周期，该转换也是1b/cycle转换。先前的温度比较器输出[1]将位[b1'b1]切换到差分C-DAC 110、120中正侧的[1 1]和负侧的[0 0]。在本示例中，比较器132、134、136(或者，仅134)被选通并且所有比较器在此1b/cycle结束时输出0。
在每个转换步骤中，multi-bit/cycle SAR ADC中的阈值级由差分C-DAC设置(例如，在图1B的2b/cycle SAR中，PDACP和NDACP用于正端子，PDACN和NDCN用于负端子)。PDACP/N和NDACP/N与图2A中的DAC-1和DAC-2相同。在每个转换步骤之后，独立比较器阈值电压之间的差异逐渐变小。由于C-DAC中的比较器偏移和电容器失配正在改变这些决策级，因此多位决策中的错误在转换周期结束时变得越来越有可能发生，并可能严重限制ADC可实现的精度。为了避免这个问题，如上所述，使用了早期multi-bit/cycle和晚期single-bit/cycle转换。在转换周期中的某个预定点(在一定数量的2b/cycle转换步骤之后)，SARADC逻辑通过关闭“外部”比较器132、136并改变C-DAC的操作方式(例如，单位反馈而不是多位反馈)以用于最后一个或多个转换步骤，自动将自身从2b/cycle转换修改为1b/cycle转换。或者，所有比较器可以接收相同的输入(通过闭合1b周期短接开关152)并且可以以不同的方式解释比较器输出(例如，将所有比较器输出进行平均)。
在一些示例中，差分C-DAC 110、120的相同极性顶板可以在single-bit/cycle转换步骤期间短接。在示例中，通过设置在单位决策周期期间闭合的额外开关，将在multibit/cycle转换期间使用的独立电容器组的总和用于single-bit/cycle决策。
图4示出了短接差分C-DAC的顶板节点以进行1b/cycle操作。在预定数量的2b/cycle转换之后，差分C-DAC 110、120(即，C-DAC 112和122，以及C-DAC 114和124)极性相同半部的顶板节点可以使用1b周期短接开关152短接，从而为1b/cycle转换步骤创建双电容尺寸的新组合的差分C-DAC。可以保留来自先前2b/cycle决策的电容器设置，并且可以使用组合的差分C-DAC执行最终的1b/cycle决策。需要对SAR逻辑进行不同配置，以在1b/cycle转换步骤期间将适当的反馈信号应用于组合的C-DAC。由于在之前的噪声关键的1b/cycle转换步骤中使用了总采样电容，因此可以提高ADC相对于初始采样噪声(kT/C噪声)的采样噪声性能，即最终转换结果中的采样噪声是用总采样电容器大小计算的，该噪声最初分布在多个独立C-DAC上，例如图1B的multibit/cycle实现中的2个C-DAC。
在一些示例中，不是在1b/cycle转换步骤期间关闭“外部”比较器132、136，而是可以通过在1b/cycle转换步骤期间启用所有比较器132、134、136并评估所有比较器输出来实现在ADC噪声方面的进一步性能改进。随着顶板节点短接，所有比较器132、134、136会有相同的输入电压并且具有为零的标称决策阈值。因此，理想情况下，所有电容器都应该生成相同的输出。实际上，由于噪声和失配，情况可能并非如此，尤其是对于之前决策步骤中非常小的残差值。因此，在一些示例中，应用于反馈并最终应用于ADC输出的1b/cycle决策可以通过对所有比较器输出进行平均(例如，通过多数表决)来生成。这种方案可能会导致功率耗散小幅增加，因为所有比较器在single-bit/cycle转换步骤中都保持活跃。然而，这种潜在的功率损失会是极小的，因为比较器可以以尽可能小的尺寸设计。
电容插值C-DAC结构有缺点。两个差分C-DAC 110和120在2b/cycle转换步骤期间的负载不是对称的。这可能导致multibit/cycle步骤期间的共模转移，并对转换器性能产生负面影响。
在一些示例中，可以添加虚拟比较器138(例如，多级比较器132、134、136的输入级的复制)以用于插值C-DAC架构的平衡负载(例如，复制另一个差分输出节点对的中间比较器的负载)。图5示出了具有虚拟比较器138的SAR ADC。中间比较器134耦合到来自差分C-DAC 110、120的一个差分输出节点对，并且虚拟比较器138耦合到来自两个差分C-DAC 110、120的另一差分输出节点对。虚拟比较器输入级可以在1b/cycle转换步骤期间切换到不同的状态，这实际上是不需要的(因为独立C-DAC的顶板节点在1b/cycle转换阶段是连接的)，例如，用于最大程度地减小虚拟比较器输入级在之前1b/cycle转换步骤期间的输入电容。
在一些示例中，用于在2b/cycle转换步骤期间电容插值C-DAC的平衡负载的额外比较器(虚拟比较器138)可以在1b/cycle转换步骤期间提供附加决策位。图6示出了具有全额外比较器139的SAR ADC。在2b/cycle转换步骤期间，为平衡C-DAC的顶板节点的负载而引入的额外比较器139可以实现为可以在1b/cycle转换步骤中由控制信号“1b”激活的全比较器。在2b/cycle步骤期间用作虚拟负载的额外比较器139在1b/cycle步骤期间生成额外决策位d[1a]。因为顶板节点在1b/cycle转换步骤期间接合，额外比较器139也会有相同的输入电压并提供可用于进一步提高ADC的精度的额外决策位，即在之前1b/cycle转换步骤中4个比较器的平均将比较器噪声降低了1/√4＝1/2＝-6dB。这种改进是在总体功率耗散和生成决策位的多数表决逻辑复杂性的最低限度增加的情况下产生的，其中有4个名义上相等的输入，而不是3个。
之前1b/cycle转换步骤标志着SAR转换周期的结束。此时，C-DAC顶板节点的1b/cycle短接开关152(标有“1b”)仍然闭合。为了获取接下来的样本，输入采样开关(Φ1)154以及顶板采样开关(Φ1a)156都闭合。1b/cycle短接开关152可以在采样过程中保持闭合(但这不是必须的)，但是这些短接开关应该在接下来的转换周期从后续样本的第一2b/cycle转换步骤开始之前打开。在顶板采样开关(Φ1a)156和1b/cycle短接开关(1b)152均闭合的情况下，所有比较器输入均短接，即所有比较器132、134、136在其差分输入处会有零伏特(理想情况下假设完美沉淀)。
图7A示出了在SAR转换过程结束时用于中间比较器134的自动归零决策和DC偏移校正的示例方案，该示例方案重新使用早激活顶板采样开关156和1b/cycle短接开关152来短接比较器输入。图7B示出了开关152、154、156的控制信号的信令图。在示例中，顶板采样开关(Φ1a)156可以比输入采样开关(Φ1)154更早地闭合，并且所有比较器输入在闭合输入采样开关(Φ1)154前短接的短时间间隔702可用于强制至少中间比较器134生成附加决策并使用该“自动归零”决定来操作将相应比较器DC偏移强制为零的反馈环路164(DC偏移校正环路)。例如，DC偏移(和部分1/f噪声)校正环路164可以包括具有低通特性的数字滤波器，其驱动比较器134内的适当偏移致动器。偏移致动器可以例如包括以适当方式连接到(差分)内部比较器节点以最小化DC偏移(并抑制部分低频1/f噪声)的小电容器或小电流源。在图7A-图9中，反馈环路162、164、166由具有附加延迟(M)和(数模)比例因数μ的数字积分器(计数器)表示。模拟致动器在比较器内，未示出。以电路复杂性和硅面积为代价的更复杂的数字滤波器(例如，更高阶的滤波器)也是可能的。
图8示出了在SAR转换过程结束时所有比较器132、134、136的自动归零决策和DC偏移校正。在一些示例中，可以对所有比较器132、134、136强制执行同时的自动归零决策，包括全虚拟比较器139(若包括)，因为在图7B所示的自动归零窗口702期间，所有比较器输入都短接。如图8所示，每个比较器132、134、136可以分别具有自己的反馈环路162、164、166，并且所有比较器132、134、136(包括全虚拟比较器139)可以被迫生成附加的决策并使用“自动归零”决策以操作相应的反馈环路162、164、166以将相应的比较器DC偏移强制归零。用于负载平衡的虚拟比较器输入级不需要自动归零偏移校正，但用于1b/cycle步骤期间的额外决策的全额外比较器会需要。
在一些示例中，为了最小化比较器偏移，差分背景偏移跟踪可以用于外部比较器132、136。在1b/cycle转换步骤期间，对于所有比较器132、134、136，输入电压(和标称决策阈值)都相等。因此，以中间比较器134作为参考，其DC偏移通过处理自动归零决策来校正，其中短接输入在接下来的输入样本采集之前生成，如上所述，1b/cycle步骤期间比较器决策的任何差异都可以解释为外部比较器132、136的偏移错误，并且在任何1b/cycle转换步骤期间外部比较器决策和中间比较器决策之间的差异可以作为该特定外部比较器132、136的背景DC偏移跟踪环路的输入而采用。
图9示出了中间比较器134的自动归零决策和DC偏移校正以及外部比较器对中间比较器偏移的跟踪。外部比较器132、136跟踪中间比较器134的偏移。用于外部比较器132、136的反馈环路162、166包括用于在1b/cycle转换步骤期间将外部比较器132、136的决策与来自中间比较器134的决策进行比较的加法器，其中所有比较器132、134、136具有相同的输入电压。然后，外部比较器决策和中间比较器决策之间的差异分别作为该特定外部比较器132、136的反馈环路162、166的输入采用。外部比较器反馈环路162、166(DC偏移跟踪环路)可以使用来自先前1b/cycle转换步骤中的一个或一个以上的结果来更新。
图10图示了其中可以实现本文公开的示例的用户设备1000。例如，本文公开的示例可以在无线电前端模块1015、基带模块1010等中实现。用户设备1000在一些方面可以是移动设备并且包括应用程序处理器1005、基带处理器1010(也称为基带模块)、无线电前端模块(RFEM)1015、存储器1020、连接模块1025、近场通信(NFC)控制器1030、音频驱动器1035、摄像头驱动器1040、触摸屏1045、显示驱动器1050、传感器1055、可移动存储器1060、电源管理集成电路(PMIC)1065和智能电池1070。
在一些方面，应用程序处理器1005可以包括，例如，一个或多个CPU内核和一个或多个高速缓冲存储器、低压差稳压器(LDO)、中断控制器、串行接口(例如串行外围接口(SPI))、内部集成电路(I2C)或通用可编程串行接口模块、实时时钟(RTC)、包括间隔和看门狗定时器在的定时器计数器、通用输入输出(IO)、存储卡控制器(例如安全数字/多媒体卡(SD/MMC)或类似)、通用串行总线(USB)接口、移动工业处理器接口(MIPI)接口和联合测试访问组(JTAG)测试访问端口。
在一些方面，基带模块1010可以实现为例如包括一个或多个集成电路的焊接基板、焊接到主电路板的单个封装集成电路和/或包含两个或更多个集成电路的多芯片模块。
图11图示了其中可以实现本文公开的示例的基站或基础设施设备无线电头端1100。例如，本文公开的示例可以在无线电前端模块1115、基带模块1110等中实现。基站无线电头端1100可以包括以下中的一个或多个：应用程序处理器1105、基带模块1110、一个或多个无线电前端模块1115、存储器1120、电源管理电路系统1125、电源三通电路系统1130、网络控制器1135、网络接口连接器1140、卫星导航接收器模块1145和用户接口1150。
在一些方面，应用程序处理器1105可以包括一个或多个CPU内核以及高速缓冲存储器、低压差稳压器(LDO)、中断控制器、诸如SPI、I2C之类的串行接口或通用可编程串行接口中的一个或多个模块、实时时钟(RTC)、定时器计数器(包括间隔和看门狗定时器)、通用IO、存储卡控制器(例如SD/MMC或类似设备)、USB接口、MIPI接口和联合测试访问组(JTAG)测试访问端口。
在一些方面，基带处理器1110可以实现为例如包括一个或多个集成电路的焊接基板、焊接到主电路板的单个封装集成电路或包含两个或更多个集成电路的多芯片模块。
在一些方面，存储器1120可以包括以下中的一个或多个：易失性存储器，包括动态随机存取存储器(DRAM)和/或同步动态随机存取存储器(SDRAM)；以及非易失性存储器(NVM)，包括高速电可擦存储器(通常称为闪存)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和/或三维交叉点存储器。存储器1120可以实现为焊接封装集成电路、插槽式存储器模块和插入式存储器卡中的一种或多种。
在一些方面，电源管理集成电路系统1125可以包括以下中的一个或多个：电压调节器、浪涌保护器、电源警报检测电路系统和诸如电池或电容器的一个或多个备用电源。电源警报检测电路系统可以检测掉电(欠压)和浪涌(过压)情况中的一种或多种。
在一些方面，电源三通电路系统1130可以提供从网络电缆汲取的功率，以使用单根电缆向基站无线电头端1100提供电源和数据连接两者。
在一些方面，网络控制器1135可以使用诸如以太网的标准网络接口协议来提供到网络的连接性。可以使用物理连接来提供网络连接，该物理连接是电连接(通常称为铜互连)、光学连接或无线连接之一。
在一些方面，卫星导航接收器模块1145可以包括用于接收和解码由诸如全球定位系统(GPS)、全球卫星导航系统格洛纳斯(GLONASS)、伽利略和/或北斗的一个或多个导航卫星星座发射的信号。接收器1145可以向应用程序处理器1105提供数据，该数据可以包括位置数据或时间数据中的一个或多个。应用程序处理器1105可以使用时间数据来与其他无线电基站进行操作同步。
在一些方面，用户界面1150可以包括一个或多个物理或虚拟按钮(例如复位按钮)、一个或多个指示器(例如发光二极管(LED))和显示屏。
另一示例是具有程序代码的计算机程序，用于在计算机程序在计算机、处理器或可编程硬件组件上执行时执行本文公开方法中至少一种。另一示例是包括机器可读指令的机器可读存储装置，以在执行时实现如本文公开的方法或装置。进一步的示例是机器可读介质，包括代码，以在执行时使机器执行本文公开的任何方法。
如本文公开的示例可总结如下：
示例(例如，示例1)涉及包括多个差分C-DAC的SAR ADC，其中每个差分C-DAC都包括用于正极性和负极性的一对C-DAC并且每个C-DAC都包括电容器阵列，电容器阵列包括并联耦合到每个C-DAC的输出节点的多个电容器，其中每个C-DAC中的每个位位置的电容器包括一对大小相等的电容器。SARADC进一步包括多个比较器，比较器包括两个或更多个外部比较器和至少一个中间比较器，其中每个外部比较器都耦合到差分C-DAC之一并且中间比较器耦合到来自两个差分C-DAC的C-DAC的差分输出节点对，并且SAR控制器被配置为基于比较器的输出为每个转换步骤生成用于多个差分C-DAC的控制信号，其中SAR控制器被配置为执行一个或多个每周期多位转换，然后执行至少一个每周期单位转换，以用于将模拟输入信号转换为数字信号，其中比较器的输出作未编码的控制信号提供给差分C-DAC。
另一示例(例如，示例2)涉及先前描述的示例(例如示例1)，其中SAR控制器被配置为将每个位位置中的一对电容器中的一个预充电到正参考电压，并将每个位位置中的电容器对中的另一个预充电到负参考电压，并且在选通比较器之前将在差分C-DAC的评估下的多个位的最高有效位分别切换到正参考电压和负参考电压。
另一示例(例如，示例3)涉及先前描述的示例(例如，示例1-2中的任何一个)，进一步包括用于使极性相同的C-DAC的电容器的顶板短接的single-bit/cycle短接开关，其中single-bit/cycle短接开关在single-bit/cycle转换期间闭合。
另一示例(例如，示例4)涉及先前描述的示例(例如，示例3)，其中SAR控制器被配置为在single-bit/cycle转换期间基于所有比较器的输出来生成控制信号。
另一示例(例如，示例5)涉及先前描述的示例(例如，示例4)，其中SAR控制器被配置为通过对所有比较器的输出进行多数表决来生成比较器的输出。
另一示例(例如，示例6)涉及先前描述的示例(例如，示例3-5中的任何一个)，进一步包括耦合到来自两个差分C-DAC的另一个差分输出节点对的附加比较器。
另一示例(例如，示例7)涉及先前描述的示例(例如，示例6)，其中附加比较器是虚拟比较器结构，以复制中间比较器的负载，以用于另一个差分输出节点对。
另一示例(例如示例8)涉及先前描述的示例(例如示例6)，其中附加比较器是耦合到来自两个差分C-DAC的另一个差分输出节点对并且被配置为在single-bit/cycle转换期间生成输出的全比较器。
另一示例(例如，示例9)涉及先前描述的示例(例如，示例3-8中的任何一个)，进一步包括用于中间比较器的反馈环路，其中用于使每个差分C-DAC的一对C-DAC的顶板短接的顶板短接开关在用于对模拟输入信号进行采样的输入采样开关之前闭合，以提供自动归零时间窗口，并且中间比较器的DC偏移校正经由基于在自动归零时间窗口期间由中间比较器生成的输出的反馈环路执行。
另一示例(例如示例10)涉及先前描述的示例(例如示例9)，进一步包括用于每个外部比较器的第二反馈环路，基于每个外部比较器在自动归零时间窗口期间生成的输出经由第二反馈环路为每个外部比较器执行DC偏移校正。
另一示例(例如示例11)涉及先前描述的示例(例如示例10)，其中外部比较器的DC偏移校正基于由中间比较器生成的输出与由每个外部比较器生成的输出之间的差来执行。
另一示例(例如示例12)涉及先前描述的示例(例如示例11)，其中对于至少一个先前的single-bit/cycle转换步骤，第二反馈环路基于中间比较器和外部比较器之间的转换结果的差来更新。
另一示例(例如示例13)涉及先前描述的示例(例如示例1-12中的任何一个)，其中每个C-DAC中的电容器的顶板都并联耦合到输出节点，并且模拟输入信号被采样到电容器的底板。
另一示例(例如，示例14)涉及先前描述的示例(例如，示例1-13中的任何一个)，其中每个C-DAC中的电容器阵列都分成通经由桥式电容器耦合的两个区段。
另一示例(例如，示例15)涉及包括如示例1-14中的任何一个中的SAR ADC的用户设备。
另一示例(例如，示例16)涉及包括如示例1-14中的任何一个中的SAR ADC的基站。
与一个或多个先前详细示例和附图一起提及和描述的方面和特征也可以与一个或多个其他示例组合，以便替换其他示例的类似特征或为了将该功能另外引入另一示例。
当计算机程序在计算机或处理器上执行时，示例可以进一步是或涉及具有用于执行上述方法中的一个或多个的程序代码的计算机程序。各种上述方法的步骤、操作或过程可以由编程的计算机或处理器来执行。示例还可以涵盖程序存储设备，比如数字数据存储介质，这些介质是机器、处理器或计算机可读的并且对指令的机器可执行、处理器可执行或计算机可执行程序进行编码。指令执行或导致执行上述方法的一些或全部动作。程序存储设备可以包括或是例如数字存储器、诸如磁盘和磁带的磁存储介质、硬盘驱动器或光可读数字数据存储介质。进一步的示例还可以涵盖被编程以执行上述方法的动作的计算机、处理器或控制单元，或被编程执行上述方法的动作的(现场)可编程逻辑阵列((F)PLA)或(现场)可编程门阵列((F)PGA)的动作。
说明书和附图仅说明了本公开的原理。此外，本文中列举的所有示例主要明确地旨在仅用于教授目的，以帮助读者理解本公开的原理和发明人对促进本领域发展作出贡献的概念。本文中引用本公开的原理、方面和示例以及其具体示例的所有陈述旨在涵盖其等效形式。
表示为“用于……的装置”执行特定功能的功能块可以指代被配置为执行特定功能的电路。因此，“用于某事的装置”可以实现为“被配置为或适合于某事的装置”，比如被配置为或适合于相应任务的设备或电路。
图中所示的各种元件的功能，包括标记为“装置”、“用于提供传感器信号的装置”、“用于产生发射信号的装置”等的任何功能块，可以以专用硬件的形式实现，比如“信号提供装置”、“信号处理单元”、“处理器”、“控制器”等，以及能够执行与适当软件相关联的软件的硬件。当由处理器提供时，功能可以由单个专用处理器、单个共享处理器或多个单独的处理器提供，其中一些或全部可以共享。然而，术语“处理器”或“控制器”目前不仅限于专门能够执行软件的硬件，而是还可以包括数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储器。也可以包括其他常规和/或定制硬件。
例如，方框图可以说明例如实现本公开的原理的高级电路图。类似地，流程表、流程图、状态转换图、伪代码等可以表示各种过程、操作或步骤，例如，它们可以基本上表示在计算机可读介质中并因此由计算机或处理器执行，无论是否明确显示此类计算机或处理器。说明书或权利要求中公开的方法可以由具有用于执行这些方法的相应动作中的每一个的装置的设备来实现。
应当理解，说明书或权利要求中公开的多个动作、过程、操作、步骤或功能可不解释为在特定顺序内，除非另有明确或暗示性陈述，例如出于技术原因。因此，多个行为或功能的公开不会将这些限制为特定顺序，除非此类动作或功能由于技术原因不可互换。此外，在一些示例中，单个动作、功能、过程、操作或步骤可以分别包括或可以分别分成多个子动作、子功能、子过程、操作或子步骤。除明确排除外，此类子动作可能被包括在内，并且是该单个动作的公开的一部分。
此外，以下权利要求在此并入详细描述中，其中每项权利要求都可以作为单独的示例独立存在。虽然每项权利要求都可以作为单独的示例独立存在，但要注意，尽管从属权利要求可以在权利要求中提及与一个或多个其他权利要求的特定组合，但其他示例也可以包括从属权利要求的组合与其他每项从属或独立权利要求的主题的权利要求。这种组合在本文中被明确提出，除非声明不只在使用特定组合。此外，即使该权利要求不直接依赖于独立权利要求，也旨在包括任何其他独立权利要求的权利要求的特征。

Claims (16)

1.一种逐次逼近寄存器(SAR)模数转换器(ADC)，包括：
多个差分电容数模转换器(C-DAC)，其中每个差分C-DAC都包括用于正极性和负极性的一对C-DAC，并且每个C-DAC都包括电容器阵列，所述电容器阵列包括并联耦合到每个C-DAC的输出节点的多个电容器，其中每个C-DAC中的每个位位置的电容器都包括一对大小相等的电容；
多个比较器，包括两个或更多外部比较器和至少一个中间比较器，其中每个外部比较器都耦合到所述差分C-DAC之一，并且所述中间比较器耦合到来自两个差分C-DAC的C-DAC的差分输出节点对；以及
SAR控制器，被配置为基于所述比较器的输出为每个转换步骤生成用于所述多个差分C-DAC的控制信号，
其中，所述SAR控制器被配置为执行一个或多个每周期多位转换，然后执行至少一个每周期单位转换，用于将模拟输入信号转换为数字信号，其中所述比较器的输出作为未编码的控制信号提供给差分C-DAC。
2.根据权利要求1所述的SAR ADC，其中，所述SAR控制器被配置为将每个位位置中的电容器对中的一个预充电到正参考电压，并且将每个位位置中的电容器对中的另一个预充电到负参考电压，并且在选通所述比较器之前，将在所述差分C-DAC的评估下的多个位的最高有效位分别切换到所述正参考电压和所述负参考电压。
3.根据权利要求1-2中任一项所述的SAR ADC，还包括用于使极性相同的C-DAC的电容器的顶板短接的single-bit/cycle短接开关，其中所述single-bit/cycle短接开关在single-bit/cycle转换期间闭合。
4.根据权利要求3所述的SAR ADC，其中，所述SAR控制器被配置为在single-bit/cycle转换期间基于所有比较器的输出来生成所述控制信号。
5.根据权利要求4所述的SAR ADC，其中所述SAR控制器被配置为通过对所有比较器的输出进行多数表决来生成所述比较器的输出。
6.根据权利要求3-5中任一项所述的SAR ADC，还包括附加比较器，耦合到来自所述两个差分C-DAC的另一差分输出节点对。
7.根据权利要求6所述的SAR ADC，其中，所述附加比较器是虚拟比较器结构，以复制所述中间比较器的负载，以用于另一差分输出节点对。
8.根据权利要求6-7中任一项所述的SAR ADC，其中，所述附加比较器是全比较器，其耦合到来自所述两个差分C-DAC的另一差分输出节点对并被配置为在所述single-bit/cycle转换期间生成输出。
9.根据权利要求3-8中任一项所述的SAR ADC，还包括用于所述中间比较器的反馈环路，其中用于使每个差分C-DAC的一对C-DAC的顶板短接的顶板短接开关在用于对模拟输入信号进行采样的输入采样开关之前闭合，以提供自动归零时间窗口，并且所述中间比较器的DC偏移校正基于所述中间比较器在所述自动归零时间窗口期间生成的输出经由所述反馈环路执行。
10.根据权利要求9所述的SAR ADC，还包括用于每个外部比较器的第二反馈环路，其中基于每个外部比较器在自动归零时间窗口期间生成的输出经由所述第二反馈环路为每个外部比较器执行DC偏移校正。
11.根据权利要求10所述的SAR ADC，其中，所述外部比较器的DC偏移校正基于所述中间比较器生成的输出与每个外部比较器生成的输出之间的差来执行。
12.根据权利要求11所述的SAR ADC，其中对于至少一个先前的single-bit/cycle转换步骤，基于所述中间比较器和所述外部比较器之间的转换结果的差来更新所述第二反馈环路。
13.根据权利要求1-12中任一项所述的SAR ADC，其中每个C-DAC中的电容器的顶板都并联耦合到所述输出节点，并且所述模拟输入信号被采样到所述电容器的底板。
14.根据权利要求1-13中任一项所述的SAR ADC，其中每个C-DAC中的电容器阵列被分成经由桥式电容器耦合的两个区段。
15.一种用户设备，包括如权利要求1-14中任一项所述的SAR ADC。
16.一种基站，包括如权利要求1-14中任一项所述的SAR ADC。
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