CN109361390A - 用于时间交织adc通道间采样时间误差校正模块及方法 - Google Patents

Abstract

本发明提供了用于时间交织ADC通道间采样时间误差校正模块，包括参考通道单元、误差检测单元和延时线单元；并提供了相应的校正方法，在误差检测单元的M个单通道之间并行执行校正方法。本发明能够以适度的硬件代价和较低的硬件复杂度完成任意通道数的时间交织ADC的采样时间误差的检测和校准，其校准精度高，且对于高频模拟信号可以有更高的校准精度和更短的校正时间。校正方法的算法原理简单，易于实现，降低了电路设计的复杂度和硬件消耗。

Description

用于时间交织ADC通道间采样时间误差校正模块及方法

技术领域

本发明属于模拟数字转换技术领域，涉及一种用于时间交织ADC通道间采样时间误差的校正模块和校正方法。

背景技术

模数转换器(简称ADC)是一种将模拟信号转变成数字信号的电子器件。ADC的工作过程大致可分为采样、保持、量化和编码4个步骤。ADC最核心的两个指标为转换速率(也即采样速率)和转换精度。转换精度通过分辨率和转换误差来表征。分辨率用ADC输出数字信号的位数来表达，单位为比特(bit)，转换误差指ADC的输出数字码的理想值和实际值的差。通常用差分非线性(DNL)和积分非线性(INL)来衡量转换误差。ADC的转换速率和转换精度在设计中存在着折中性。

近年来，随着社会信息技术的发展，在无线通信、高精度仪器仪表和信息传输等领域对于高速高精度ADC的要求越来越高。然而受集成电路工艺和设计水平的影响，传统的单通道ADC往往难以同时实现高速和高精度的要求。采用时间交织技术，让多个单通道ADC并行工作，是一种提高ADC转换速率的方法，在近十年里得到了越来越多的关注和采纳。

时间交织ADC采用多个单通道ADC有序交替工作的架构，可以在不影响转换精度的情况下成倍的提高ADC的转换速率，其采样速率是单通道ADC采样速率和交织通道数的乘积。但是这种ADC的结构天然存在着通道间不匹配的缺点，主要包括通道失调失配、通道转换增益失配以及通道间采样时间误差失配三个误差源。前两种误差属于ADC固有误差，可以相对方便地校正。通道间采样时间误差对ADC性能的恶化程度和ADC输入信号的频率成正相关，是高速时间交织ADC最主要的误差源。同时，由于通道间采样时间误差的影响和输入信号的类型相关，在ADC电路中检测该误差的信息(如误差大小)相对不容易，所以和前两种误差相比，通道间采样时间误差的检测和校准较为困难。

目前时间交织ADC对于通道间采样时间误差的校正方法可以分成两大类：一类是前台校正，一类是后台校正。前台校正利用特定的输入信号提取通道间采样时间的误差信息，其主要优点在于电路复杂度低，但是校正过程会打断ADC的正常工作；后台校正方法可以采用极性判断、计算信号相关系数、盲检测等方法对输入信号进行统计，利用统计规律来提取通道间采样时间的误差信息，校正过程可以和ADC工作过程并行进行，但是该方法的有效性依赖于输入信号的类型。常见的后台校正算法限制了输入模拟信号为以下几种类型：单频正弦信号、窄带信号、信号带宽不超过单通道带宽的随机信号等。后台校正算法对于输入信号的约束强弱是衡量该算法价值的参考依据之一。对于Nyquist类型的ADC来说，设计出对输入模拟信号的约束尽可能弱的校正方法是目前的研究热点之一，但目前尚无效果理想的校正方法出现。

发明内容

为解决上述问题，本发明公开了一种用于时间交织ADC通道间采样时间误差的校正模块和校正方法，能够完成对任意交织通道数和最大带宽可以覆盖第一Nquist域的任意随机输入模拟信号的Nquist型ADC通道间采样时间误差的检测和校正，校正方法方便快捷，且硬件消耗低。

为了达到上述目的，本发明提供如下技术方案：

用于时间交织ADC通道间采样时间误差校正模块，包括参考通道单元、误差检测单元和延时线单元；

所述参考通道单元第一输入端连接于多路时钟产生模块第M+1输出端，第二输入端连接于外部模拟输入信号，输出端连接于误差检测单元第M+1输入端，用于在多路时钟产生模块的控制下，产生用于误差检测的参考信号并传递给所述误差检测单元；

所述误差检测单元第一输入端至第M输入端分别连接于模拟数字转换模块第一输出端至第M输出端，第一输出端至第M输出端分别连接于延时线单元第M+2至第2M输入端，用于对通道间采样时间误差进行检测，并传递反馈信号给延时线单元；

所述延时线单元第一输入端至第M输入端分别连接于多路时钟产生模块第一输出端至第M输出端，第一输出端至第M输出端分别连接于模拟数字转换模块第一输入端至第M输入端，用于调整多路时钟产生模块输出的多路时钟信号的相位，并将调整后的多路时钟信号传递给模拟数字转换模块。

进一步的，所述误差检测单元包括M个单通道检测模块，任意第i个单通道检测模块包括：一个减法器模块、一个取绝对值模块、一个累加器模块、一个数字码控制器模块，其中：

所述第i个单通道检测模块中的减法器模块第一输入端连接于模拟数字转换模块第i输出端，第二输入端连接于所述参考通道单元输出端，输出端连接于第i个单通道检测模块中的取绝对值模块输入端，用于对所述模拟数字转换模块第i个单通道的数字输出和所述参考通道单元的数字输出做差，并将结果传递到所述第i个单通道检测模块中的取绝对值模块的输入端；

所述第i个单通道检测模块中的取绝对值模块输出端连接于第i个单通道检测模块中的累加器模块输入端，用于将差值取绝对值并传递给所述第i个单通道检测模块中的累加器模块；

所述第i个单通道检测模块中的累加器模块输出端连接于所述第i个单通道检测模块中的数字码控制器模块输入端，用于将所述第i个单通道检测模块中的取绝对值模块的输出值进行累加并传递给所述第i个单通道检测模块中的数字码控制器模块；

所述第i个单通道检测模块中的数字码控制器模块输出端连接于所述延时线单元第M+i输出端，用于根据累加器的结果产生控制信号并传递给延时线单元。

进一步的，所述第i个单通道检测模块中的数字码控制器模块输入为6位二进制码，输出为64位温度计码。

进一步的，所述延时线单元包括M个单通道延时单元，其中：

任意第i个所述单通道延时单元第一输入端连接于多路时钟产生模块第i输出端，第二输入端连接于所述第i个单通道检测模块中的数字码控制器模块输出端，输出端连接于所述模拟数字转换单元第i输出端，用于在数字码控制器模块的控制下改变第i路时钟信号的延时。

一种时间交织ADC，包括多路时钟产生模块、模拟数字转换模块、误差校正模块、数据复合模块；

所述多路时钟产生模块输入端连接于外部时钟信号源，第一输出端至第M输出端分别连接于所述延时线单元的第一输入端至第M输入端，第M+1输出端连接于所述参考通道单元的第一输入端，用于将外部时钟信号转化为所述模拟数字转换模块及所述参考通道单元所需的时钟信号；M为大于1的自然数；

所述模拟数字转换模块第一输入端至第M输入端分别连接于所述延时线单元第一输出端至第M输出端，第M+1输入端连接外部模拟输入信号，第一输出端至第M输出端分别连接于所述数据复合模块第一输入端至第M输入端以及所述误差校正模块第一输入端至第M输入端，用于在多路时钟信号的控制下，将外部输入的模拟输入信号转化成M个单通道的数字输出信号{y₁[n],y₂[n],…,y_i[n],…,y_M[n]}并传递到所述误差校正模块和所述数据复合模块；其中y_i[n]表示第i个通道的数字信号，i∈[1,M]；

所述数据复合模块用于将所述模拟数字转换模块的M个数字输出信号进行复合，产生所述时间交织ADC的数字输出信号。

用于时间交织ADC通道间采样时间误差校正方法，误差检测单元中任意第i个单通道检测模块按照如下步骤进行校正：

步骤1、初始化所述第i个单通道检测模块中的数字码控制器模块的输出值为64位温度计码的中间值；

步骤2、所述第i个单通道延时单元根据所述数字码控制器模块的输出值初始化第i路时钟信号的延时；

步骤3、外部输入的模拟信号，经过所述模拟数字转换模块中的第i个单通道以及所述参考通道单元转换后，分别得到数字输出信号y_i[n]和y_cal[n]；

步骤4、所述第i个单通道检测模块中的减法器单元对y_i[n]和y_cal[n]做差；

步骤5、所述第i个单通道检测模块中的取绝对值单元对y_i[n]和y_cal[n]的差值取绝对值；

步骤6、所述第i个单通道检测模块中的累加器单元对y_i[n]和y_cal[n]的差值的绝对值进行若干次累加，得到累加后的值D_sum,1，D_sum,1控制所述第i个单通道延时单元改变了第i路时钟信号的延时；

步骤7、所述第i个单通道检测模块中的数字码控制器模块输出值加1，然后重复所述步骤3至步骤6，得到D_sum,2；

步骤8、所述第i个单通道检测模块中的数字码控制器模块比较所述D_sum,1和D_sum,2的大小，若D_sum,1>D_sum,2，则所述第i个单通道检测模块中的数字码控制器模块输出值加1，若D_sum,1<D_sum,2，则所述第i个单通道检测模块中的数字码控制器模块输出值减2；

步骤9、定义迭代控制码k，若D_sum,1>D_sum,2，k＝0，若D_sum,1<D_sum,2，k＝1；

步骤10、重复所述步骤3至步骤6，在第s个校正周期，所述第i个单通道检测模块中的数字码控制器模块输入值为D_sum,s，根据所述迭代控制码k的取值进行迭代：当k＝0时，若D_sum,s-1>D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值加1，若D_sum,s-1<D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值减1；当k＝1时，若D_sum,s-1>D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值减1，若D_sum,s-1<D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值加1；s为大于3的自然数。

进一步的，误差检测单元的M个单通道之间并行执行校正方法，相邻两单通道的校正周期存在着一个采样周期的延时。

与现有技术相比，本发明具有如下优点和有益效果。

1.本发明提供的用于时间交织ADC通道间采样时间误差的校正模块和校正方法，能够以适度的硬件代价和较低的硬件复杂度完成任意通道数的时间交织ADC的采样时间误差的检测和校准，其校准精度高，且对于高频模拟信号可以有更高的校准精度和更短的校正时间。

2.校正方法的算法原理简单，易于实现，降低了电路设计的复杂度和硬件消耗。除了所述参考通道单元和所述延时线单元外，校正模块中的误差检测单元不仅可以在芯片上实现，也可以在片外实现，能根据具体应用灵活调整；因此本发明适用范围广，不仅适用于任意通道数的时间交织ADC，也适用于任意输入随机信号，且该输入模拟信号最大带宽可以达到第一Nquist域，对于带宽限制在第一奈奎斯特域以内的任意类型的输入信号均能迅速有效地实现通道间采样误差的检测和校准。

附图说明

图1为本发明的用于时间交织ADC通道间采样时间误差的校正模块的时间交织ADC框图。

图2为本发明中时间交织ADC第i个通道的校正框图。

图3为第i个通道和参考通道单元之间采样时间误差导致的采样电平误差的一阶泰勒展开示意图。

图4为x(t)为不同的模拟输入信号情况下Dsum,i和采样时间误差的关系示意图。

图5为参考通道单元和M个时间交织单元的时钟信号图。

图6为4通道2GHz-12bit时间交织ADC应用实例中输出ANDR和ENOB与通道间采样时间最大误差的关系示意图。

图7为图6的应用实例校正前后的输出信号频谱图，其中(a)为校正前，(b)为矫正后。

图8为图6的应用实例对于输入信号频率在第一Nyquist域变化时通道间采样误差在校正前后的SNDR对比图。

具体实施方式

以下将结合具体实施例对本发明提供的技术方案进行详细说明，应理解下述具体实施方式仅用于说明本发明而不用于限制本发明的范围。

图1是一种包含了用于时间交织ADC通道间采样时间误差的校正模块的时间交织ADC；其中，时间交织ADC由多路时钟产生模块(Multi-phaseclockgenerator)、模拟数字转换模块(ADC)、误差校正模块、数据复合模块(MUX)构成，误差校正模块包括：参考通道单元、误差检测单元(Digitaldetection)和延时线单元(Delayline)；

其中，多路时钟产生模块输入端连接于外部时钟信号源，第一输出端至第M输出端分别连接于延时线单元的第一输入端至第M输入端，第M+1输出端连接于参考通道单元的第一输入端，用于将外部时钟信号转化为模拟数字转换模块及参考通道单元所需的时钟信号；M为大于1的自然数；

模拟数字转换模块第一输入端至第M输入端分别连接于延时线单元第一输出端至第M输出端，第M+1输入端连接外部模拟输入信号，第一输出端至第M输出端分别连接于数据复合模块第一输入端至第M输入端以及误差校正模块第一输入端至第M输入端，用于在多路时钟信号的控制下，将外部输入的模拟输入信号转化成M个单通道的数字输出信号{y₁[n],y₂[n],…,y_i[n],…,y_M[n]}并传递到误差校正模块和数据复合模块；其中y_i[n]表示第i个通道的数字信号，i∈[1,M]；

数据复合模块第一至第M输入端分别与模拟数字转换模块第一输出端至第M输出端相连，用于将模拟数字转换模块的M个数字输出信号进行复合，产生时间交织ADC的数字输出信号；

误差检测单元第一输入端至第M输入端分别连接于模拟数字转换模块第一输出端至第M输出端，第M+1输入端连接于参考通道单元输出端，第一输出端至第M输出端分别连接于延时线单元第M+2至第2M输入端，用于对通道间采样时间误差进行检测，并传递反馈信号给延时线单元；

延时线单元第一输入端至第M输入端分别连接于多路时钟产生模块第一输出端至第M输出端，第M+2至第2M输入端分别连接于误差检测单元第一输出端至第M输出端，第一输出端至第M输出端分别连接于所述模拟数字转换模块第一输入端至第M输入端，用于调整所述多路时钟产生模块输出的多路时钟信号的相位，并将调整后的多路时钟信号传递给模拟数字转换模块。

误差检测单元由M个单通道检测模块组成，如图2所示，任意第i个单通道检测模块包括：一个减法器模块、一个取绝对值模块、一个累加器模块、一个数字码控制器模块；延时线单元由M个单通道延时单元组成。

第i个单通道检测模块中的减法器模块第一输入端连接于模拟数字转换模块第i输出端，第二输入端连接于参考通道单元输出端，输出端连接于第i个单通道检测模块中的取绝对值模块输入端，用于对模拟数字转换模块第i个单通道的数字输出和参考通道单元的数字输出做差，并将结果传递到第i个单通道检测模块中的取绝对值模块的输入端；

第i个单通道检测模块中的取绝对值模块输入端连接于第i个单通道检测模块中的减法器模块输出端，输出端连接于第i个单通道检测模块中的累加器模块输入端，用于将差值取绝对值并传递给第i个单通道检测模块中的累加器模块；

第i个单通道检测模块中的累加器模块输入端连接于第i个单通道检测模块中的取绝对值模块输出端，输出端连接于第i个单通道检测模块中的数字码控制器模块输入端，用于将第i个单通道检测模块中的取绝对值模块的输出值进行累加并传递给第i个单通道检测模块中的数字码控制器模块；

第i个单通道检测模块中的数字码控制器模块(DAC)输入端连接于第i个单通道检测模块中的累加器模块输出端，输出端连接于延时线单元第M+i输出端，用于根据累加器的结果产生控制信号并传递给延时线单元。

参考通道单元第一输入端连接于多路时钟产生模块第M+1输出端，第二输入端连接于外部模拟输入信号，输出端连接于误差检测单元第M+1输入端，用于在多路时钟产生模块的控制下，产生用于误差检测的参考信号并传递给误差检测单元。

具体的说，延时线单元由M个单通道延时单元组成；其中：

任意第i个单通道延时单元第一输入端连接于多路时钟产生模块第i输出端，第二输入端连接于第i个单通道检测模块中的数字码控制器模块输出端，输出端连接于模拟数字转换单元第i输出端，用于在数字码控制器模块的控制下改变第i路时钟信号的延时。

本发明还提供了用于时间交织ADC通道间采样时间误差的校正方法，以模拟数字转换模块中的第i个单通道的校正过程为例揭示时间交织ADC通道间采样时间误差的校正过程：

步骤1、初始化第i个单通道检测模块中的数字码控制器模块的输出值为64位温度计码的中间值；

步骤2、第i个单通道延时线单元根据数字码控制器模块的输出值初始化(初始化过程同步骤6，并以步骤1中64位温度计码的中间值作为D_sum,1)第i路时钟信号CLK_i的延时，延时后的时钟信号为CLK_i’；

步骤3、第i个单通道(subADCi)以及参考通道单元分别在时钟信号CLK_i’和CLK_cal的控制下将外部输入的模拟信号x(t)转换成数字输出信号y_i[n]和y_cal[n]；

步骤4、第i个单通道检测模块中的减法器单元对y_i[n]和y_cal[n]做差；

步骤5、第i个单通道检测模块中的取绝对值单元对y_i[n]和y_cal[n]的差值取绝对值；

步骤6、第i个单通道检测模块中的累加器单元对y_i[n]和y_cal[n]的差值的绝对值进行若干次累加，得到累加后的值D_sum,1，D_sum,1控制第i个单通道延时线单元对CLK_i延时改变，产生了更新后的CLK_i’；

步骤7、第i个单通道检测模块中的数字码控制器模块输出值加1，然后重复所述步骤3至步骤6，得到D_sum,2；

步骤8、第i个单通道检测模块中的数字码控制器模块比较D_sum,1和D_sum,2的大小，若D_sum,1>D_sum,2，则第i个单通道检测模块中的数字码控制器模块输出值加1，若D_sum,1<D_sum,2，则第i个单通道检测模块中的数字码控制器模块输出值减2；

步骤9、定义迭代控制码k，若D_sum,1>D_sum,2，k＝0，若D_sum,1<D_sum,2，k＝1；

步骤10、重复步骤3至步骤6，在第s个校正周期，第i个单通道检测模块中的数字码控制器模块输入值为D_sum,s，根据迭代控制码k的取值进行迭代：当k＝0时，若D_sum,s-1>D_sum,s，第i个单通道检测模块中的数字码控制器模块输出值加1，若D_sum,s-1<D_sum,s，第i个单通道检测模块中的数字码控制器模块输出值减1；当k＝1时，若D_sum,s-1>D_sum,s，第i个单通道检测模块中的数字码控制器模块输出值减1，若D_sum,s-1<D_sum,s，第i个单通道检测模块中的数字码控制器模块输出值加1；s为大于3的自然数。

根据采样定理可知，对于Nyquist型ADC而言，输入模拟信号的频率不得超过ADC采样频率的1/2，而通常时间交织ADC的通道间采样时间误差不超过该ADC采样周期的1/10；图3所示，假设第i个单通道和参考通道单元之间存在着采样时间误差，则可以由一阶泰勒展开将第i个通道和参考通道单元由采样时间误差导致的这两个通道对x(t)的采样电平误差描述如公式(1)所示：

公式(1)中，τ_i是第i个通道和参考通道单元之间的采样时间误差，D_diff,i是第i个通道和参考通道单元由τ_i导致的这两个通道对x(t)的采样电平误差，T_s是时间交织ADC的采样周期，M是该时间交织ADC的通道数，t是第i个通道的理想采样时刻，n为大于0的自然数；若设一个校正周期里累加器共进行N次累加，则得到：

公式(2)中，MT_s为第i个单通道的采样周期，D_sum,i是第i个单通道在一个校正周期里累加器的输出值；图4展示了当x(t)为四种不同的模拟输入信号且N＝1000时，D_sum,i和τ_i的关系，可以发现，D_sum,i和|τ_i|成正比。

延时线单元的延时和数字码控制器模块的输出值成正比。故根据步骤1至步骤10可得：在校正过程开始时，第i个单通道和参考通道单元之间的采样时间误差会产生D_sum,i，D_sum,i经历了每一个校正周期后会改变一次延时线的延时，使得D_sum,i不断往减小的方向迭代，该过程对于D_sum,i是一个负反馈的过程；若干个校正周期后D_sum,i收敛于最小值，此时第i个单通道和参考通道单元之间的采样时间误差|τ_i|降到最小，校正完成。

图5是参考通道单元的时钟信号CLK_cal和模拟数字转换模块中的第1至第M个单通道时钟信号{CLK₁,CLK₂,…,CLK_i,…,CLK_M}的关系；{CLK₁,CLK₂,…,CLK_i,…,CLK_M}均以参考通道单元的时钟信号CLK_cal为校正过程中的参考信号；校正完成后，{CLK₁,CLK₂,…,CLK_i,…,CLK_M}的采样边沿均和CLK_cal的采样边沿对齐；CLK_cal的采样周期为(M+1)T_s。

模拟数字转换模块中的第1至第M个单通道的采样时间误差的校正并行进行；根据图5所示，CLK_cal在一个周期内的采样边沿必和{CLK₁,CLK₂,…,CLK_i,…,CLK_M}中的某一个时钟信号的采样边沿对齐，且按照第1至第M个单通道工作时的采样时序依次和对应的时钟信号采样边沿依次对齐；故每一个单通道的采样时间误差校正过程中的步骤4也是按照第1至第M个单通道工作时的采样时序依次进行。

本发明的一个应用实例为4通道时间交织，采样速率为2GHz，分辨率为12bit的ADC，

图6是该时间交织ADC输出信号的信号噪声失真比(SNDR)和有效位数(ENOB)随通道间最大采样时间误差变化的关系，可以看出SNDR和ENOB随着通道间最大采样时间误差的增大而降低。

图7是当输入信号x(t)为接近第一Nyquist域最大频率且最大通道间采样时间误差为4.4ps时，时间交织ADC在校正前后数字输出信号的频谱图，图7(a)是校正前的频谱图，图7(b)是校正后的频谱图；对比图7(a)和图7(b)可以发现，经过校正后，SNDR提升了27.4dB，ENOB增加了4.5bit，系统性能得到了明显的提高。

图8是输入信号频率在第一Nyquist域内变化时，时间交织ADC在校正前后的SNDR对比；可以看出，输入模拟信号频率第一Nyquist域内变化时，校正过程对于时间交织ADC的性能均有明显提升，且输入信号频率越高，性能提升越明显，揭示出该校正方法有较广的实用性。

本发明方案所公开的技术手段不仅限于上述实施方式所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (7)

1.用于时间交织ADC通道间采样时间误差校正模块，其特征在于：包括参考通道单元、误差检测单元和延时线单元；

所述参考通道单元第一输入端连接于多路时钟产生模块第M+1输出端，第二输入端连接于外部模拟输入信号，输出端连接于误差检测单元第M+1输入端，用于在多路时钟产生模块的控制下，产生用于误差检测的参考信号并传递给所述误差检测单元；

所述误差检测单元第一输入端至第M输入端分别连接于模拟数字转换模块第一输出端至第M输出端，第一输出端至第M输出端分别连接于延时线单元第M+2至第2M输入端，用于对通道间采样时间误差进行检测，并传递反馈信号给延时线单元；

所述延时线单元第一输入端至第M输入端分别连接于多路时钟产生模块第一输出端至第M输出端，第一输出端至第M输出端分别连接于模拟数字转换模块第一输入端至第M输入端，用于调整多路时钟产生模块输出的多路时钟信号的相位，并将调整后的多路时钟信号传递给模拟数字转换模块。

2.根据权利要求1所述的用于时间交织ADC通道间采样时间误差校正模块，其特征在于：所述误差检测单元包括M个单通道检测模块，任意第i个单通道检测模块包括：一个减法器模块、一个取绝对值模块、一个累加器模块、一个数字码控制器模块，其中：

所述第i个单通道检测模块中的减法器模块第一输入端连接于模拟数字转换模块第i输出端，第二输入端连接于所述参考通道单元输出端，输出端连接于第i个单通道检测模块中的取绝对值模块输入端，用于对所述模拟数字转换模块第i个单通道的数字输出和所述参考通道单元的数字输出做差，并将结果传递到所述第i个单通道检测模块中的取绝对值模块的输入端；

所述第i个单通道检测模块中的取绝对值模块输出端连接于第i个单通道检测模块中的累加器模块输入端，用于将差值取绝对值并传递给所述第i个单通道检测模块中的累加器模块；

所述第i个单通道检测模块中的累加器模块输出端连接于所述第i个单通道检测模块中的数字码控制器模块输入端，用于将所述第i个单通道检测模块中的取绝对值模块的输出值进行累加并传递给所述第i个单通道检测模块中的数字码控制器模块；

所述第i个单通道检测模块中的数字码控制器模块输出端连接于所述延时线单元第M+i输出端，用于根据累加器的结果产生控制信号并传递给延时线单元。

3.根据权利要求2所述的用于时间交织ADC通道间采样时间误差校正模块，其特征在于：所述第i个单通道检测模块中的数字码控制器模块输入为6位二进制码，输出为64位温度计码。

4.根据权利要求1所述的用于时间交织ADC通道间采样时间误差校正模块，其特征在于：

所述延时线单元包括M个单通道延时单元，其中：

任意第i个所述单通道延时单元第一输入端连接于多路时钟产生模块第i输出端，第二输入端连接于所述第i个单通道检测模块中的数字码控制器模块输出端，输出端连接于所述模拟数字转换单元第i输出端，用于在数字码控制器模块的控制下改变第i路时钟信号的延时。

5.一种时间交织ADC，包括多路时钟产生模块、模拟数字转换模块、根据权利要求1-4中任意一项所述的误差校正模块、数据复合模块；

所述多路时钟产生模块输入端连接于外部时钟信号源，第一输出端至第M输出端分别连接于所述延时线单元的第一输入端至第M输入端，第M+1输出端连接于所述参考通道单元的第一输入端，用于将外部时钟信号转化为所述模拟数字转换模块及所述参考通道单元所需的时钟信号；M为大于1的自然数；

所述模拟数字转换模块第一输入端至第M输入端分别连接于所述延时线单元第一输出端至第M输出端，第M+1输入端连接外部模拟输入信号，第一输出端至第M输出端分别连接于所述数据复合模块第一输入端至第M输入端以及所述误差校正模块第一输入端至第M输入端，用于在多路时钟信号的控制下，将外部输入的模拟输入信号转化成M个单通道的数字输出信号{y₁[n],y₂[n],…,y_i[n],…,y_M[n]}并传递到所述误差校正模块和所述数据复合模块；其中y_i[n]表示第i个通道的数字信号，i∈[1,M]；

所述数据复合模块用于将所述模拟数字转换模块的M个数字输出信号进行复合，产生所述时间交织ADC的数字输出信号。

6.用于时间交织ADC通道间采样时间误差校正方法，其特征在于：基于权利要求2-4中任意一项所述的用于时间交织ADC通道间采样时间误差校正模块实现，误差检测单元中任意第i个单通道检测模块按照如下步骤进行校正：

步骤1、初始化所述第i个单通道检测模块中的数字码控制器模块的输出值为64位温度计码的中间值；

步骤2、所述第i个单通道延时单元根据所述数字码控制器模块的输出值初始化第i路时钟信号的延时；

步骤3、外部输入的模拟信号，经过所述模拟数字转换模块中的第i个单通道以及所述参考通道单元转换后，分别得到数字输出信号y_i[n]和y_cal[n]；

步骤4、所述第i个单通道检测模块中的减法器单元对y_i[n]和y_cal[n]做差；

步骤5、所述第i个单通道检测模块中的取绝对值单元对y_i[n]和y_cal[n]的差值取绝对值；

步骤6、所述第i个单通道检测模块中的累加器单元对y_i[n]和y_cal[n]的差值的绝对值进行若干次累加，得到累加后的值D_sum,1，D_sum,1控制所述第i个单通道延时单元改变了第i路时钟信号的延时；

步骤7、所述第i个单通道检测模块中的数字码控制器模块输出值加1，然后重复所述步骤3至步骤6，得到D_sum,2；

步骤8、所述第i个单通道检测模块中的数字码控制器模块比较所述D_sum,1和D_sum,2的大小，若D_sum,1>D_sum,2，则所述第i个单通道检测模块中的数字码控制器模块输出值加1，若D_sum,1<D_sum,2，则所述第i个单通道检测模块中的数字码控制器模块输出值减2；

步骤9、定义迭代控制码k，若D_sum,1>D_sum,2，k＝0，若D_sum,1<D_sum,2，k＝1；

步骤10、重复所述步骤3至步骤6，在第s个校正周期，所述第i个单通道检测模块中的数字码控制器模块输入值为D_sum,s，根据所述迭代控制码k的取值进行迭代：当k＝0时，若D_sum,s-1>D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值加1，若D_sum,s-1<D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值减1；当k＝1时，若D_sum,s-1>D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值减1，若D_sum,s-1<D_sum,s，所述第i个单通道检测模块中的数字码控制器模块输出值加1；s为大于3的自然数。

7.根据权利要求6所述的用于时间交织ADC通道间采样时间误差校正方法，其特征在于：误差检测单元的M个单通道之间并行执行校正方法，相邻两单通道的校正周期存在着一个采样周期的延时。