CN114142858B - 多通道采样时间偏差校准模块及时间交织模数转换器 - Google Patents

Abstract

本申请公开了多通道采样时间偏差校准模块及时间交织模数转换器，多通道采样时间偏差校准模块包括多个延时可控单元、多个检测单元以及延时控制单元；多个延时可控单元的输入端接收一一对应的多相采样时钟信号，输出端与多个检测单元的输入端一一对应相连；多个检测单元的输出端与延时控制单元的输入端一一对应相连；延时控制单元的输出端与多个延时可控单元的输入端一一对应相连；本申请通过检测时间窗口检测与多相采样时钟信号一一对应的多个时间检测，并根据检测结果进行计数，利用计数结果调节多个延时可控单元的延时量，以使任意两个检测单元输出的第一标志计数值的差值在预设数量范围内，实现采样时间偏差的校准。

Description

多通道采样时间偏差校准模块及时间交织模数转换器

技术领域

本申请涉及模拟数字转换技术领域，尤其涉及多通道采样时间偏差校准模块及时间交织模数转换器。

背景技术

目前，为了提高ADC采样单元的采样率，相关技术中采用多相采样时钟信号控制多通道ADC采样单元按照时间交织的方式轮换工作。

当多通道ADC采样单元中各个通道ADC单元完全相同时，多个ADC采样单元的采样率与交织并行ADC通道的数量成正比。即，假设多个ADC采样单元采用M个相同型号的ADC采样单元依次交替完成采样，M为大于等于2的正整数；多个ADC采样单元的采样率可以达到单个ADC采样单元的M倍。

但是，多通道ADC采样单元的多个通道存在采样时间偏差，而采样时间偏差将会导致多通道ADC采样单元的采样精度下降。如何校准多个通道的采样时间偏差成为本领域技术人员需要解决的技术问题。

发明内容

本申请实施例提供了一种多通道采样时间偏差校准模块及时间交织模数转换器，通过校准多相采样时钟信号的采样时间偏差，实现多个通道采样时间偏差的校准。

第一方面，本申请实施例提供了一种多通道采样时间偏差校准模块，包括：

包括：

多个延时可控单元，与所述多相采样时钟信号一一对应；每一所述延时可控单元均包括输入端、输出端和控制端；所述多个延时可控单元的输入端分别接收所述多相采样时钟信号，输出端与检测单元的输入端一一对应相连，用于对所述多相采样时钟信号进行延时；

多个检测单元，与所述多个延时可控单元一一对应；每一所述检测单元均包括第一时钟输入端、第二时钟输入端及输出端；所述多个检测单元的第一时钟输入端与所述多个延时可控单元的输出端一一对应相连，第二时钟输入端均接收参考时钟信号，输出端与延时控制单元的输入端一一对应相连；所述多个检测单元用于检测多个时间间隔是否在检测时间窗口内，并在所述时间间隔位于所述检测时间窗口内时，输出第一标志，所述多个时间间隔分别为输入所述多个检测单元的两个时钟信号之间的时间间隔；

延时控制单元，包括输入端和输出端；所述延时控制单元的输入端分别与所述多个检测单元的输出端一一对应相连；所述延时控制单元的输出端分别与所述多个延时可控单元的控制端一一对应相连；所述延时控制单元用于对所述多个检测单元输出的第一标志进行计数，利用计数结果调节所述多个延时可控单元的延时量，以使任意两个所述检测单元输出的第一标志计数值的差值在预设数量范围内。

作为具体的实施方式，所述检测单元包括：

比较器，包括时钟输入端、输入端和输出端；所述比较器的时钟输入端作为所述检测单元的第一时钟输入端，与所述延时可控单元的输出端一一对应相连；所述比较器的输入端用于在校准模式下接收校准模式输入电压；所述比较器的输出端的数量为两个，与所述亚稳态检测单元的输入端一一对应相连；所述比较器用于在校准模式下对所述校准模式输入电压进行比较；

亚稳态检测单元，包括时钟输入端、输入端和输出端；所述亚稳态检测单元的时钟输入端作为所述检测单元的第二时钟输入端，接收所述参考时钟信号；所述亚稳态检测单元的输入端与所述比较器的输出端一一对应相连；所述亚稳态检测单元的输出端作为所述检测单元的输出端，与所述延时控制单元的输入端一一对应相连；

所述亚稳态检测单元通过检测所述比较器是否处于亚稳态，检测所述时间间隔是否在所述比较器的判决时间窗口内，并在所述比较器处于亚稳态时，输出第一亚稳态标志；其中，所述比较器的判决时间窗口为所述检测单元的检测时间窗口，所述第一亚稳态标志为所述第一标志；当所述时间间隔在所述比较器的判决时间窗口内时，所述比较器处于亚稳态；

所述延时控制单元用于对多个所述亚稳态检测单元输出的第一亚稳态标志进行计数，利用计数结果调节所述多个延时可控单元的延时量，以使任意两个所述亚稳态检测单元输出的第一亚稳态标志计数值的差值在所述预设数量范围内。

进一步地，所述多通道采样时间偏差校准模块还包括第一延时单元；所述第一延时单元的输入端接收所述参考时钟信号，输出端与所述亚稳态检测单元的时钟输入端相连。

作为一种具体的实施方式，所述比较器的两个输入端在所述校准模式下处于短接状态。

在一种示例性的实施方案中，所述亚稳态检测单元包括：

第一异或门，包括输入端和输出端；所述第一异或门的输入端与所述比较器的输出端一一对应相连，输出端与第一D触发器的输入端相连；

第一D触发器，包括时钟输入端、输入端和输出端；所述第一D触发器的时钟输入端作为所述亚稳态检测单元的时钟输入端，接收所述参考时钟信号；所述第一D触发器的输入端与所述第一异或门的输出端相连，输出端与第一反相器的输入端相连；

第一反相器，包括输入端以及输出端；所述第一反相器的输入端与所述第一D触发器的输出端相连；所述第一反相器的输出端作为所述亚稳态检测单元的输出端，与所述延时控制单元的输入端一一对应相连；

在另一种示例性的实施方案中，所述亚稳态检测单元包括：

第二异或门，包括输入端和输出端；所述第二异或门的输入端与所述比较器的输出端一一对应相连，输出端与第二D触发器的输入端相连；

第二D触发器，包括时钟输入端、输入端和输出端；所述第二D触发器的时钟输入端作为所述亚稳态检测单元的时钟输入端，通过一反相器接收反相后的参考时钟信号；所述第二D触发器的输入端与所述第二异或门的输出端相连，输出端与第二反相器的输入端相连；

第二反相器，包括输入端以及输出端；所述第二反相器的输入端与所述第二D触发器的输出端相连；所述第二反相器的输出端作为所述亚稳态检测单元的输出端，与所述延时控制单元的输入端一一对应相连；多个所述比较器的时钟输入端通过一一对应的反相器接收反相后的多相采样时钟信号。

进一步地，所述延时控制单元对所述多个延时可控单元进行一次调节后，判定经过一次调节后，任意两个所述检测单元输出的第一标志计数值的差值是否在所述预设数量范围内，若是，所述多个延时可控单元按照当前调节的延时量对所述多相采样时钟信号进行延时，若否，所述延时控制单元进入下一次调节过程，并根据前一次调节过程中，所述多个延时可控单元的延时量与一一对应的第一标志计数值，设置所述多个延时可控单元下一次调节过程中的延时量，直至任意两个所述多个检测单元输出的第一标志计数值的差值在所述预设数量范围内。

进一步地，所述延时控制单元内预先存储有对照表，所述对照表记载有所述检测单元输出的第一标志计数值以及一一对应的所述延时可控单元的延时量；所述延时控制单元根据所述多个检测单元输出的第一标志计数值，结合所述对照表调节所述多个延时可控单元的延时量，以使任意两个所述检测单元输出的第一标志计数值的差值在所述预设数量范围内；所述延时控制单元还用于根据每一次调节过程中第一标志计数值和延时量，更新所述对照表。

第二方面，本申请实施例还提供了一种多通道时间交织模数转换器，包括上述多通道采样时间偏差校准模块；

还包括：

多相时钟产生模块，包括输入端和输出端，所述多相时钟产生模块的输入端接收所述参考时钟信号；所述多相时钟产生模块的输出端分别与所述多个延时可控单元的输入端一一对应相连，用于产生所述多相采样时钟信号；

多个子通道ADC模块，与所述多个延时可控单元和所述多个检测单元一一对应；每一所述子通道ADC模块包括比较器，且每一个所述子通道ADC模块和一一对应的所述检测单元复用一个比较器；所述比较器的两个输入端还用于在正常工作模式下接收待转换的模拟信号，一个输出端还用于与数据选择模块相连；所述比较器还用于在正常工作模式下将待转换的模拟信号转换成数字信号；

一数据选择模块，包括输入端和输出端；所述数据选择模块的输入端分别与多个所述比较器的输出端一一对应相连；所述数据选择模块用于接收多个所述比较器输出的多路数字信号，并按照时间交织的方式选择一路数字信号输出。

进一步地，所述多通道时间交织模数转换器按照预定周期切换所述正常工作模式和所述校准模式。

第三方面，本申请实施例还提供了另一种多通道时间交织模数转换器，包括上述多通道采样时间偏差校准模块；

还包括：

多相时钟产生模块，包括输入端和输出端；所述多相时钟产生模块的输入端接收所述参考时钟信号；所述多相时钟产生模块的输出端分别与所述多个延时可控单元的输入端一一对应相连，用于产生所述多相采样时钟信号；

多个子通道ADC模块，与所述多个延时可控单元一一对应；每一所述子通道ADC模块包括时钟输入端、模拟信号输入端和数字信号输出端；所述多个子通道ADC模块的时钟输入端分别与所述多个延时可控单元的输出端一一对应相连，模拟信号输入端在正常工作模式下接收待转换的模拟信号，数字信号输出端与数据选择模块相连；所述子通道ADC模块用于在正常工作模式下将模拟信号转换成数字信号；

一数据选择模块，包括输入端和输出端；所述数据选择模块的输入端分别与所述多个子通道ADC模块的数字信号输出端一一对应相连；所述数据选择模块用于接收所述多个子通道ADC模块输出的多路数字信号，并按照时间交织的方式选择一路数字信号输出。

本申请实施例的有益效果：

本申请实施例提供的多通道采样时间偏差校准模块通过多个检测单元分别检测多相采样时钟信号对应参考时钟信号的多个时间间隔是否在检测时间窗口内，并在所述时间间隔位于所述检测时间窗口内时，输出第一标志；再由延时控制单元对多个检测单元输出的第一标志进行计数，利用计数结果调节多个延时可控单元的延时量，以使任意两个检测单元输出的第一标志计数值的差值在预设数量范围内，实现采样时间偏差的校准。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中，多通道时间交织模数转换器的框架结构示意图；

图2为理想情况下，参考时钟信号和多相采样时钟信号的时序图；

图3为现有技术中，比较器的判决时间与输入电压的关系图；

图4为本申请实施例一提供的多通道采样时间偏差校准模块的一种框架结构示意图；

图5为本申请实施例一提供的检测单元的一种框架结构示意图；

图6为本申请实施例一提供的亚稳态检测单元的一种电路结构示意图；

图7为本申请实施例一提供的多通道采样时间偏差校准模块的一组时钟信号时序图；

图8为本申请实施例一提供的检测单元的另一种框架结构示意图；

图9为本申请实施例一提供的亚稳态检测单元的另一种电路结构示意图；

图10为本申请实施例一提供的多通道采样时间偏差校准模块的另一组时钟信号时序图；

图11为本申请实施例一提供的延时可控单元的端口示意图；

图12为本申请实施例一提供的多通道时间交织模数转换器的一种框架结构示意图；

图13为本申请实施例一提供的多相时钟产生模块的一种电路结构示意图；

图14为本申请实施例一提供的多相时钟产生模块的一组时钟信号时序图；

图15为本申请实施例一提供的前端采样单元的一种电路结构示意图；

图16为本申请实施例二提供的多通道时间交织模数转换器的另一种框架结构示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术

之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合；“A或B”以及“A/B”是指两个选项中的一个。另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”、“第四”等仅用于区分描述，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”、“第四”的特征可以明示或者隐含地包括一个或者更多个该特征。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

需要说明的是，在本说明书中描述的，一个元件被称为是“连接于”另一个元件，与另一个元件“相连”或“电连接”，它可以是直接连接到另一个元件或间接连接至该另一个元件上。在本说明书中描述的“多个”是指至少两个，包括两个及以上。

实施例一

多通道时间交织模数转换器是一种将多个模数转换器并联起来，利用交错时钟使其按时分复用方式轮换工作的高速ADC（Analog-to-Digital Converter）架构，可以将维持在低频率工作的每个子通道ADC模块输出的低速信号组合为高速信号，用于提高采样率。

参照图1所示，相关技术中，多通道时间交织模数转换器包括多个ADC单元；多个ADC单元的结构相同，在多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的控制下交替工作，将输入模拟信号x(t)转换成数字信号y(n)，M为正整数，且M≥2。

示例性地，图2为理想情况下，参考时钟信号CLK_ref和多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的时序图；其中，多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的相邻两相采样时钟信号具有采样时间偏差；多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM具有多个采样时间偏差ΔT1、ΔT2…ΔTM。理想情况下，多个采样时间偏差ΔT1、ΔT2…ΔTM均等于预设采样时间偏差Tp，即ΔT1=ΔT2=ΔT3=ΔT4=Tp，且Tp =Tref，Tref为参考时钟信号CLK_ref的周期。

但是，实际情况中，由于走线寄生的不同以及采样电路的失配等综合因素，多个采样时间偏差ΔT1、ΔT2…ΔTM并不完全相等，进而导致多个ADC单元的采样精度降低。因此，如何校准多个采样时间偏差ΔT1、ΔT2…ΔTM成为本领域技术人员需要解决的技术问题。

基于此，本申请实施例提供了一种多通道采样时间偏差校准模块100，通过检测与多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM一一对应的多个时间间隔Δt₁、Δt₂…Δt_M是否在检测时间窗口内，若是，输出第一标志Flag1，再通过判定多个时间间隔Δt₁、Δt₂…Δt_M一一对应的第一标志Flag1的计数值的差值是否在预设数量范围内，判定多个时间间隔Δt₁、Δt₂…Δt_M是否相等，进而判定多个采样时间偏差ΔT1、ΔT2…ΔTM是否相等；其中，第一标志Flag1用于指示时间间隔Δt_i在检测时间窗口内；当有两个及以上时间间隔对应的第一标志Flag1的计数值的差值超出预设数量范围时，多通道采样时间偏差校准模块100判定多个时间间隔Δt₁、Δt₂…Δt_M并不完全相等，调节多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的延时量，直至任意两个时间间隔对应的第一标志Flag1的计数值的差值均在预设数量范围内，即可判定多个时间间隔Δt₁、Δt₂…Δt_M相等，经过延时量调节的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM即为校准完成的多相采样时钟信号。

以下对本申请实施例一提供的多通道时间偏差校准模块进行详细的说明：

请参阅图4，图4是本申请实施例一提供的一种多通道时间偏差校准模块100的框架结构示意图；如图4所示，本申请实施例一提供的多通道时间偏差校准模块100包括：

多个延时可控单元110，分别与待校准的多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM一一对应；每一个延时可控单元110均包括输入端、输出端和控制端；多个延时可控单元110的输入端分别接收一一对应的多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM，输出端与检测单元120的输入端一一对应相连；多个延时可控单元110分别用于对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行延时，输出经过延时的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM；

多个检测单元120，分别与多个延时可控单元110一一对应；每一个检测单元120均包括第一时钟输入端、第二时钟输入端和输出端；多个检测单元120的第一时钟输入端与多个延时可控单元110的输出端一一对应相连，第二时钟输入端接收参考时钟信号CLK_ref，输出端与延时控制单元130的输入端一一对应相连；多个检测单元120用于检测多个时间间隔Δt₁、Δt₂…Δt_M是否在检测单元120的检测时间窗口内，并根据检测结果输出标记Flagx；标记Flagx为第一标志Flag1或第二标记Flag2；当时间间隔Δt_i在第i个检测单元120的检测时间窗口内时，第i个检测单元120输出第一标志Flag1；当时间间隔Δt_i超出第i个检测单元120的检测时间窗口时，第i个检测单元120输出第二标记Flag2；其中，时间间隔Δt_i为输入第i个检测单元120的两个时钟信号之间的时间间隔，i为正整数，且i=1，2…M（以下同）；

延时控制单元130，包括输入端和输出端；延时控制单元130的输入端与多个检测单元120的输出端一一对应相连；延时控制单元130的输出端与多个延时可控单元110的控制端一一对应相连；延时控制单元130用于对多个检测单元120输出的第一标志Flag1进行计数，利用计数结果调节多个延时可控单元110的延时量，以使任意两个检测单元120输出的第一标志Flag1的计数值的差值在预设数量范围内。

在本实施例中，由于参考时钟信号CLK_ref和延时后的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM均为具有固定周期的时钟信号；多个时间间隔Δt₁、Δt₂…Δt_M也会周期性地输入多个检测单元120进行检测；延时控制单元130通过计数多个检测单元120输出的第一标志Flag1的数量，即可判定多个时间间隔Δt₁、Δt₂…Δt_M是否相等。

理论上，当延时后的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM中相邻两相采样时钟信号的采样时间偏差ΔT1、ΔT2…ΔTM均相等时，多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM对应参考时钟信号CLK_ref的多个时间间隔Δt₁、Δt₂…Δt_M也均相等；进一步地，当多个时间间隔Δt₁、Δt₂…Δt_M均相等时，对应地，多个检测单元120输出的第一标志Flag1的数量相等；但是，实际情况中，由于电路噪声的存在，导致多个时间间隔Δt₁、Δt₂…Δt_M相等时，多个检测单元120实际输出的第一标志Flag1的数量可能并不完全相等。本申请实施例一提供的延时控制单元130通过判定任意两个检测单元120输出的第一标志Flag1计数值的差值是否均在预设数量范围内，判定多个时间间隔Δt₁、Δt₂…Δt_M相等。

优选地，多个检测单元120中多个检测单元120输出的第一标志Flag1计数值均相等时，延时控制单元130判定多个时间间隔Δt₁、Δt₂…Δt_M相等。

进一步地，当至少两个检测单元120输出的第一标志Flag1的计数值的差值超出预设数量范围时，延时控制单元130判定多个时间间隔Δt₁、Δt₂…Δt_M不完全相等，并输出控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元110，调节多个延时可控单元110的延时量，直至任意两个检测单元120输出的第一标志Flag1的计数值的差值均在预设数量范围内，延时控制单元110停止调节延时可控单元110的延时量；当延时控制单元130停止调节多个延时可控单元110的延时量时，多个延时可控单元110按照延时控制单元130停止调节时的延时量对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行延时，此时，多个延时可控单元110输出的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM即为校准完成的多相采样时钟信号。

优选地，检测单元120的检测时间窗口与多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM对应于参考时钟信号CLK_ref的预设时间间隔Δtp有关，预设时间间隔Δtp是指技术人员在设计阶段，根据实际需求设置的多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM与参考时钟信号CLK_ref的时间间隔；具体地，检测单元120的检测时间窗口与预设时间间隔Δtp的差值小于一预设时间范围，以使超出检测时间窗口的较小范围的时间间隔可被检测出来；本领域技术人员可以根据所需的检测精度设置该预设时间范围；所需的检测精度越高，该预设时间范围越小。

进一步地，检测单元120的预设时间间隔Δtp可以根据实际需求进行设置；本领域技术人员可以通过设置检测单元120的类型、结构、控制参数、工艺参数等条件，使检测单元120的检测时间窗口达到实际需求，本申请实施例对检测单元120的具体类型、结构、控制参数等不做限制。

请参阅图5，在一种示例性的实施方案中，每一个检测单元120均包括：

比较器121，比较器121包括时钟输入端、输入端和输出端；比较器121的时钟输入端作为检测单元120的第一时钟输入端，与一一对应的延时可控单元110的输出端相连；比较器121的输入端的数量为两个，两个输入端用于在校准模式下接收校准模式输入电压Vcm_cal；比较器121的输出端的数量为两个，两个输出端与亚稳态检测单元122的输入端一一对应相连；比较器121用于在校准模式下对校准模式输入电压Vcm_cal进行比较；

亚稳态检测单元122，与比较器121一一对应；亚稳态检测单元122包括时钟输入端、输入端和输出端；亚稳态检测单元122的时钟输入端作为检测单元120的第二时钟输入端，接收参考时钟信号CLK_ref；亚稳态检测单元122的输入端与比较器121的输出端一一对应相连；亚稳态检测单元122的输出端作为检测单元120的输出端，与延时控制单元130的输入端一一对应相连；

具体地，第i个检测单元120的亚稳态检测单元122（以下简称第i个亚稳态检测单元122）接收参考时钟信号CLK_ref；第i个检测单元的比较器121（以下简称第i个比较器121）接收第i个延时可控单元110输出的第i相采样时钟信号VDL_Φi；第i个亚稳态检测单元122根据第i个比较器121在采样时钟信号VDL_Φi和参考时钟信号CLK_ref所限的时间间隔Δti内进行比较的结果，检测第i个比较器121是否处于亚稳态，并根据检测结果输出第一标志Flag1或第二标记Flag2；此时，第一标志Flag1为亚稳态检测单元122输出的高电平的第一亚稳态标志，即Flag1=1；第二标记2为亚稳态检测单元122输出的低电平的第二亚稳态标志，即Flag2=0。

在本实施例中，多个检测单元120的比较器121均采用比较速度随着输入电压的减少而降低的比较器，即当比较器121的输入电压变小时，比较器121所需的判决时间Tc变长；其中，判决时间Tc是指比较器121的两个输出端输出的比较结果分开所需的时间，即比较器121完成比较所需的最短时间；判决时间Tc也可称为比较器121的判决时间窗口。

在本实施例中，比较器121的判决时间窗口即为检测单元120的检测时间窗口。

需要说明的是，比较器亚稳态指的是比较器共模保证的情况下，由于其输入电压过小（更具体地，比较器的差分输入电压十分接近于零）而导致比较器无法比较的状态；当比较器121处于亚稳态时，比较器121的两个输出端输出的比较结果重合。

示例性地，图3是相关技术表示比较器121的判决时间Tc与输入电压Vcm关系的一种示意图；由图3可知，比较器121的判决时间Tc与输入电压Vcm呈负相关，比较器121的输入电压Vcm越小，比较器121所需的判决时间Tc越长；当比较器121的输入电压为Vcm₁时，比较器121所需的判决时间为Tc1；比较器121的输入电压为Vcm₂时，比较器121所需的判决时间为Tc2；其中，Vcm₁>Vcm₂，Tc1<Tc2。

请参阅图5所示，在一种示例性的方案中，每一个检测单元120的比较器121均采用下降沿触发，即比较器121被时钟信号的下降沿触发工作；每一个检测单元120的亚稳态检测单元122也均采用下降沿触发，即亚稳态检测单元122被时钟信号的下降沿触发工作；更具体地，多个检测单元120的比较器121分别由多个延时可控单元110输出的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM的下降沿触发工作；其中，第i个检测单元120的比较器121由第i相采样时钟信号VDL_Φi的下降沿触发工作多个检测单元120的亚稳态检测单元122均由参考时钟信号CLK_ref的下降沿触发工作；进一步地，多个检测单元120的亚稳态检测单元122由延时后的参考时钟信号CLK_ref_delay的下降沿触发工作；参考时钟信号CLK_ref_delay由参考时钟信号CLK_ref经过延时处理后得到。

如图6所示，在一种示例性的方案中，亚稳态检测单元122包括第一异或门XOR1、第一D触发器D1以及第一反相器I1；第一异或门XOR1包括两个输入端以及一个输出端，第一异或门XOR1的两个输入端分别与一一对应的比较器121的两个输出端相连，第一异或门XOR1的输出端与第一D触发器D1的输入端相连；第一D触发器D1的输出端与第一反相器I1的输入端相连；第一D触发器D1的时钟输入端作为亚稳态检测单元122的时钟输入端，接收参考时钟信号CLK_ref；第一D触发器D1采用下降沿触发，即第一D触发器D1被参考时钟信号CLK_ref的下降沿触发工作。

如图7所示，以两相时钟信号为例，通过检测Δt_{1_ref}和Δt_{2_ref}是否在检测时间窗口内，且对Δt_{1_ref}和Δt_{2_ref}是在检测时间窗口的次数进行计数，根据计数结果调节第一个延时可控单元141和第二个延时可控单元142的延时量。

请参阅图8，10所示，在另一种示例性的方案中，每一个检测单元120的比较器121均采用上升沿触发，即比较器121被时钟信号的上升沿触发工作；每一个检测单元120的亚稳态检测单元122也均采用上升沿触发，即亚稳态检测单元122被时钟信号的上升沿触发工作；更具体地，多个检测单元120的比较器121分别由多相采样时钟信号NVDL_Φ1、NVDL_Φ2…NVDL_ΦM的上升沿触发工作；其中，多相采样时钟信号NVDL_Φ1、NVDL_Φ2…NVDL_ΦM由多相采样时钟信号VDL_Φ1、VDL_Φ2… VDL_ΦM反相处理后得到；第i个检测单元120的比较器121由反相后的第i相采样时钟信号NVDL_Φi的下降沿触发工作；多个检测单元120的亚稳态检测单元122均由参考时钟信号NCLK_ref的上升沿触发工作；进一步地，多个检测单元120的亚稳态检测单元122由延时后的参考时钟信号NCLK_ref_delay的上升沿触发工作；其中，参考时钟信号NCLK_ref_delay由参考时钟信号CLK_ref经过反相及延时处理后得到。

如图8所示，作为具体的实施方式，每一个检测单元120还包括第三反相器I3和第四反相器I4；多个第三反相器I3（即多个检测单元120对应的第三反相器I3）的输入端分别与多个延时可控单元110的输出端一一对应相连，输出端分别与多个比较器121（即多个检测单元120对应的比较器121）的时钟输入端一一对应相连，用于输出反相后的多相采样时钟信号NVDL_Φ1、NVDL_Φ2…NVDL_ΦM；多个第四反相器I4（即多个检测单元120对应的第四反相器I4）的输入端接收参考时钟信号CLK_ref，输出端分别与多个亚稳态检测单元122（即多个检测单元120对应的亚稳态检测单元122）的时钟输入端一一对应相连，用于输出反相后的参考时钟信号NCLK_ref。

在其他实施例中，多个检测单元120复用一个第四反相器I4，即通过一个第四反相器I4接收参考时钟信号CLK_ref，输出反相后的参考时钟信号NCLK_ref给多个亚稳态检测单元122的时钟输入端，无需每一个检测单元120单独设置一个第四反相器124，节省了电路元件的数量。

由于第三反相器I3和第四反相器I4在处理时钟信号的过程中，也会形成延时；为了避免由于第三反相器I3和第四反相器I4结构不同，产生新的时间误差；在本实施例中，第三反相器I3和第四反相器I4采用结构相同的反相器。

可以理解的是，反相后的第i相采样时钟信号NVDL_Φi对应反相后的参考时钟信号NCLK_ref的时间间隔等于第i相采样时钟信号VDL_Φi对应参考时钟信号CLK_ref的时间间隔。

如图9所示，在另一种示例性的方案中，亚稳态检测单元122包括第二异或门XOR2、第二D触发器D2以及第二反相器I2；第二异或门XOR2包括两个输入端以及一个输出端，第二异或门XOR2的两个输入端分别与一一对应的比较器121的两个输出端相连，第二异或门XOR2的输出端与第二D触发器D2的输入端相连；第二D触发器D2的输出端与第二反相器I2的输入端相连；第二D触发器D2的时钟输入端作为亚稳态检测单元122的时钟输入端，接收反相后的参考时钟信号NCLK_ref，第二D触发器D2采用上升沿触发，即第二D触发器D2被参考时钟信号NCLK_ref的上升沿触发工作。

如图10所示，以两相时钟信号为例，通过检测Δt_{1_ref}和Δt_{2_ref}是否在检测时间窗口内，且对Δt_{1_ref}和Δt_{2_ref}是在检测时间窗口的次数进行计数，根据计数结果调节第一个延时可控单元141和第二个延时可控单元142的延时量。

进一步地，如图4所示，多通道采样时间偏差校准模块还包括第一延时单元141；第一延时单元141的输入端接收参考时钟信号CLK_ref，输出端与多个检测单元120的时钟输入端相连，用于对参考时钟信号CLK_ref进行延时，输出经过延时的参考时钟信号CLK_ref_delay给多个检测单元122；此时，多个检测单元120分别检测多个时间间隔Δt_{1_ref}、Δt_{2_ref}…Δt_{M_ref}是否在检测时间窗口内，Δt_{1_ref}、Δt_{2_ref}…Δt_{M_ref}分别为多相采样时钟信号VDL_Φ1、VDL_Φ2… VDL_ΦM和参考时钟信号CLK_ref_delay之间的多个时间间隔；此时，检测单元的检测时间窗口与Δt_{1_ref}、Δt_{2_ref}…Δt_{M_ref}的预设时间间隔Δt_{p_ref}相关（具体原理参见上述参考时钟信号CLK_ref未经延时时，检测单元的检测时间窗口与Δt₁、Δt₂…Δt_M的预设时间间隔Δt_p相关）。

具体地，由于多个检测单元120的第二时钟输入端均接收经过延时的参考时钟信号CLK_ref_delay，因此，通过判定多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM和参考时钟信号CLK_ref_delay之间的多个时间间隔是否在检测时间窗口内，即可判定多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM和参考时钟信号CLK_ref_delay之间的多个时间间隔Δt_{1_ref}、Δt_{2_ref}…Δt_{M_ref}是否在检测时间窗口内。

在本实施例中，多通道采样时间偏差校准模块100通过第一延时单元141对参考时钟信号CLK_ref进行延时处理，输出延时后的参考时钟信号CLK_ref_delay，其中，多个时间间隔Δt_{1_ref}、Δt_{2_ref}…Δt_{M_ref}大于一一对应的多个时间间隔Δt₁、Δt₂…Δt_M，以延长多个比较器121的比较时间，避免多个比较器121的比较时间远短于比较器121的判决时间Tc，导致多个比较器121均处于亚稳态，多个亚稳态检测单元122的检测结果相同，延时控制单元130无法根据多个亚稳态检测单元122的检测结果对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的采样时间偏差进行校准。

作为一种具体的实施方式，第一延时单元141包括串联连接的偶数个反相器。在本实施例中，第一延时单元141包括串联连接的2个反相器；在其他实施例中，第一延时单元141可以包括4个反相器、6个反相器等。

在本实施例中，针对比较器121和亚稳态检测单元122均采用下降沿触发，第i个亚稳态检测单元122对第i个比较器121进行亚稳态检测的工作原理如下：

当第i相采样时钟信号VDL_Φi的下降沿到达一一对应的比较器121的时钟输入端时，比较器121开始对校准模式输入电压Vcm_cal进行比较，并将比较结果输出给一一对应的第一异或门XOR1，直到参考时钟信号CLK_ref_delay的上升沿到达一一对应的第一D触发器D1的时钟输入端，第一D触发器D1开始工作；此时，第一D触发器输出比较器121在时间间隔Δti_ref内的比较结果；当时间间隔Δti_ref小于或等于比较器121的判决时间Tc时，比较器121输出给第一异或门XOR1的两个比较结果重合，即比较器121处于亚稳态，第一异或门XOR1输出给第一D触发器D1的比较结果为低电平，低电平的比较结果经过第二反相器I2反相后，输出高电平的第一亚稳态标志给延时控制单元130；当时间间隔Δti_ref大于比较器121的判决时间Tc时，比较器121输出给第一异或门XOR1的两个比较结果分开，即比较器121可以在时间间隔Δti_ref内完成比较，第一异或门XOR1输出给第一D触发器D1的比较结果为高电平，高电平的比较结果经过第二反相器I2反相后，输出低电平的第二亚稳态标志给延时控制单元130。

同理可得，比较器121和亚稳态检测单元122均采用上升沿触发时，第i个亚稳态检测单元122对第i个比较器121进行亚稳态检测的工作原理；本申请实施例对此不再赘述。

进一步地，如图4所示，比较器121在一校准使能信号CAL_en的控制下进入校准模式，并在校准模式下接收上述校准模式输入电压Vcm_cal；延时控制单元130在校准使能信号CAL_en的使能下输出多个控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元110。

作为一种具体的实施方式，当校准使能信号CAL_en为高电平时，比较器121进入校准模式，延时控制单元130根据多个亚稳态检测单元122输出的第一亚稳态标志的数量，输出多个控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元110；当校准使能信号CAL_en为低电平时，比较器121由校准模式切换到非校准模式（比如下述正常工作模式），延时控制单元130停止输出控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元110。

在一种示例性的实施方案中，校准使能信号CAL_en为周期信号，以使比较器121周期性地进入校准模式，多通道采样时间偏差校准模块100周期性地对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行校准，便于实现多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM自校准；本领域技术人员可以根据实际需求，设置校准使能信号CAL_en的周期，即校准使能信号CAL_en可以按照预定周期切换校准模式和正常工作模式。

在本实施例中，多通道采样时间偏差校准模块100还包括第二延时单元142，第二延时单元142的输入端接收校准使能信号CAL_en，输出经过延时的校准使能信号CAL_en_delay，由校准使能信号CAL_en_delay控制比较器121切换到校准模式和控制延时控制单元130输出控制电压Vtrl1、Vtrl2…VtrlM给延时可控单元110。

在一种示例性的方案中，第二延时单元142和第一延时单元141的延时量相等；更具体地，第二延时单元142与第一延时单元141的结构相同。

在本实施例中，第二延时单元142也包括串联连接的两个反相器；在其他实施例中，第二延时单元142还可以包括4个反相器、6个反相器等。

如图5所示，检测单元120还包括多个校准模式切换开关，多个校准模式切换开关与多个比较器121一一对应；每一个校准模式切换开关连在一一对应的比较器121的两个输入端之间，在校准使能信号CAL_en_delay的控制下闭合或断开；当校准模式切换开关导通时，比较器121的两个输入端处于短接状态，以使校准模式输入电压Vcm_cal=0；延时控制单元130在校准使能信号CAL_en_delay的控制下输出控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元141，调节多个延时可控单元141的延时量；当校准模式切换开关断开时，比较器121由校准模式切换到非校准模式（比如下述正常工作模式），延时控制单元130停止输出控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元110。

进一步地，在一种示例性的方案中，比较器121的两个输入端在校准模式下处于短接状态；理论上，当比较器121的两个输入端处于短接状态时，比较器121的输入电压Vcm=0，即校准模式输入电压Vcm_cal=0；实际情况中，当比较器121的两个输入端处于短接状态时，由于电路噪声的干扰下，比较器121的输入电压Vcm不等于0，但是接近于0，即校准模式输入电压Vcm_cal接近于0；参照图3所示，当比较器121的输入电压Vcm接近于0时，比较器121的判决时间Tc较长，以解决由于比较器121的判决时间Tc太短，导致比较器121的判决时间Tc短于多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref，以至于多个比较器121在多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref内均可完成比较，多个亚稳态检测单元122的检测结果一致，延时控制单元130无法根据多个亚稳态检测单元122的检测结果对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行采样时间偏差。

在其他实施例中，比较器121在校准模式下接收的校准模式输入电压Vcm_cal还可以小于一预设电压值，该预设电压值的数值根据实际所需的采样精度进行设置，以使比较器121的判决时间Tc长于多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref中的最小时间间隔。具体地，实际采样精度要求越高，相应的预设电压值越小。

在其他示例性的方案中，为了增加参考时钟信号CLK_ref、校准使能信号CAL_en以及多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的驱动能力，多通道采样时间偏差校准模块100还包括第一时钟驱动单元、第二时钟驱动单元以及多个第三时钟驱动单元，其中，第一时钟驱动单元的一端接收参考时钟信号CLK_ref，另一端与多个检测单元120的第二时钟输入端相连；第二时钟驱动单元的一端与校准使能信号CAL_en相连，另一端与第二延时单元142的输入端相连；多个第三时钟驱动单元与多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM一一对应，多个第三时钟驱动单元的一端分别接收一一对应的多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM，另一端分别与多个检测单元120的第一时钟输入端一一对应相连。

需要说明的是，第一时钟驱动单元、第二时钟驱动单元和第三时钟驱动单元对时钟信号进行处理的过程中，也会形成延时；为了避免由于第一时钟驱动单元、第二时钟驱动单元和第三时钟驱动单元结构不同，产生新的时间误差；在本实施例中，第一时钟驱动单元、第二时钟驱动单元和第三时钟驱动单元采用结构相同的时钟驱动单元。

在一种具体的实施方式中，第一时钟驱动单元、第二时钟驱动单元以及第三时钟驱动单元均包括串联连接的两个反相器；在其他实施例中，第一时钟驱动单元、第二时钟驱动单元以及第三时钟驱动单元包括串联连接的偶数个反相器，如4个反相器、6个反相器等。

在一种具体的实施方式中，比较器121采用差分比较器，比较器121的两个差分信号输入端V_INP和V_INN在校准模式下接收校准模式输入电压Vcm_cal；比较器121的两个差分信号输出端V_OUTP和V_OUTN与亚稳态检测单元122的输入端一一对应相连。

如图11所示，在一种示例性的方案中，延时可控单元141包括可调延时线VDL（voltage-controlled delay line），多个延时可控单元141对应的多条可调延时线VDL在延时控制单元130输出的多个控制电压Vtrl1、Vtrl2…VtrlM的控制下，对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行延时，输出经过延时的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM；其中，第i个延时单元接收第i相采样时钟信号CLK_Φi，在控制电压Vtrli的控制下，输出经过延时的第i相采样时钟信号VDL_Φi；多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM相比多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的延时量与延时控制单元130输出的多个控制电压Vtrl1、Vtrl2…VtrlM大小有关；延时可控单元141通过调节输出给多个延时可控单元141的多个控制电压Vtrl1、Vtrl2…VtrlM的数值，以对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行采样时间偏差校准，输出经过校准的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM。

在一种示例性的方案中，延时控制单元130对多个延时可控单元110进行一次调节后，判定经过一次调节后，任意两个检测单元120输出的第一标志Flag1计数值的差值是否在所述预设数量范围内，若是，多个延时可控单元110按照当前调节的延时量对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行延时，若否，延时控制单元130进入下一次调节过程，并根据前一次调节过程中，多个延时可控单元110的延时量与多个检测单元120输出的第一标志Flag1计数值，设置多个延时可控单元110下一次调节过程中的延时量，直至任意两个检测单元120输出的第一标志Flag1计数值的差值在预设数量范围内。

在另一种示例性的方案中，延时控制单元130内预先存储有对照表，该对照表记载有检测单元120输出的第一标志Flag1计数值以及一一对应的延时可控单元110的延时量；延时控制单元130根据多个检测单元120输出的第一标志Flag1计数值，结合对照表调节多个延时可控单元110的延时量，以使任意两个检测单元120输出的第一标志Flag1计数值的差值在预设数量范围内；延时控制单元130还用于根据每一次调节过程中第一标志Flag1的计数值和延时量，更新对照表。

如图12所示，本申请实施例还提供了一种多通道时间交织模数转换器，该多通道时间交织模数转换器具有正常工作模式和校准模式：在校准模式下，多通道时间交织模数转换器对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的采样时间偏差进行校准；在正常工作模式下，多通道时间交织模数转换器在经过校准的多相采样时钟信号的控制下，按照时间交织的方式对输入模拟信号进行采样并转换成对应的数字信号后输出。

如图12所示，多通道时间交织模数转换器包括多相时钟产生模块200、多个子通道ADC模块300、一数据选择模块400以及上述多通道采样时间偏差校准模块100；多相时钟产生模块200用于接收参考时钟信号CLK_ref，输出多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM给多个延时可控单元110；当多通道采样时间偏差校准模块100处于校准模式（即比较器121处于校准模式）时，多通道采样时间偏差校准模块100对多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM进行采样时间偏差校准，并输出经过采样时间偏差校准的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM给多个子通道ADC模块300；当多通道时间交织模数转换器100处于正常工作模式（即比较器121处于正常工作模式）时，多个子通道ADC模块300在经过校准的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM的控制下，按照时间交织的方式轮换工作，将输入模拟信号转换成输出数字信号，并将数字信号输出至数据选择模块400，由数据选择模块400按照时间交织的方式选择数字信号输出。

在本实施例中，多个比较器121进行比较的时间分别为多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref；理论上，当多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref相等时，多个亚稳态检测单元122检测到多个比较器121处于亚稳态的次数也相等，延时控制单元130计数得到的多个亚稳态检测单元122输出的第一亚稳态标志的计数值相等；因此，当延时控制单元130计数得到的多个亚稳态检测单元122输出的第一亚稳态标志的计数值不相等时，可知多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref不相等，即，多相采样时钟信号CLK_Φ1、CLK_Φ2… CLK_ΦM的时间间隔不相等；实际情况中，由于电路噪声的存在，即使多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref相等时，多个亚稳态检测单元122输出的第一亚稳态标志的计数值也会存在差别。

在本实施例中，只需多个亚稳态检测单元122输出的第一亚稳态标志的计数值的差值在一预设数量范围内，即可判定多个时间间隔Δt₁_ref、Δt₂_ref…Δt_M_ref相等，多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的采样时间偏差相等；至于该预设数量范围具体为多少，可以根据实际所需的采样精度进行行设置；其中，所需采样精度要求越高，该预设数量范围越小。

如图13所示，多相时钟产生模块200包括多个D触发器以及多个与门AND，多个与门AND与多个D触发器一一对应；多个D触发器的时钟输入端接收参考时钟信号CLK_ref，并和与门AND的一个输入端一一对应相连；多个D触发器的复位信号输入端接收复位信号Rst；且后一个D触发器的输出端与前一个D触发器的输入端相连，且最后一个D触发器的输出端与第一个D触发器的输入端相连；多个D触发器的输出端还与一一对应的与门AND的另一个输入端相连。

如图14所示，本申请实施例提供的多相时钟产生模块200用于接收参考时钟信号CLK_ref，产生多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM；其中，参考时钟信号CLK_ref的周期T与多相采样时钟信号CLK_Φ1、CLK_Φ2…CLK_ΦM的预设时间偏差T相等。

如图12所示，在一种示例性的方案中，子通道ADC模块300包括前端采样单元310和比较器121；前端采样单元310的输入端与输入模拟信号Vip和Vin相连，用于在多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM的控制下，对输入模拟信号Vip和Vin进行采样处理，并在多通道时间交织模数转换器处于正常工作模式时，将采样得到的模拟信号发送给比较器121进行比较，由比较器的一个差分信号输出端V_OUTP输出数字信号给数据选择模块400。

如图12所示，在本实施例中，每一个子通道ADC模块300和一一对应的检测单元120复用比较器121；当多通道时间交织模数转换器处于正常工作模式时，比较器121的两个输入端接收前端采样单元310采样的模拟信号，由比较器121对模拟信号进行比较，输出数字信号给数据选择模块400；当多通道时间交织模数转换器处于校准模式时，比较器121的两个输入端接收校准模式输入电压Vcm_cal，并在相应的时间间隔Δti_ref内对校准模式输入电压Vcm_cal进行比较，由一一对应的亚稳态检测单元122根据比较器121的比较结果检测比较器121是否处于亚稳态，输出第一亚稳态标志或第二亚稳态标志给延时控制单元130，再由延时控制单元130输出相应的控制电压给一一对应的延时可控单元141，调节延时可控单元141的延时量。

在本实施例中，为了实现正常工作模式和校准模式的切换，多通道时间交织模数转换器还包括与比较器121一一对应的多个校准模式切换开关，每一个校准模式切换开关连在一个比较器121的两个输入端之间，在上述校准使能信号CAL_en_ref的控制下闭合或断开；当校准模式切换开关导通时，多通道时间交织模数转换器处于校准模式，比较器121的两个输入端处于短接状态，以使校准模式输入电压Vcm_cal=0；延时控制单元130在校准使能信号CAL_en_ref的控制下输出控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元141，调节多个延时可控单元141的延时量；当校准模式切换开关断开时，多通道时间交织模数转换器切换到正常工作模式，比较器121的两个比较信号输入端接收前端采样单元310采样的模拟信号，对前端采样单元310采样所得的模拟信号进行比较，输出数字信号给数据选择模块400。

在本实施例中，当校准使能信号CAL_en为高电平时，校准模式切换开关闭合，比较器121的两个比较信号输入端处于短接状态，多通道时间交织模数转换器处于校准模式；当校准使能信号CAL_en为低电平时，校准模式切换开关断开，多个前端采样单元310在多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM的控制下对模拟信号Vip和Vin进行采样，并由多个比较器121对前端采样单元310采样的模拟信号进行比较，多通道时间交织模数转换器处于正常工作模式。

如图15所示，在一种示例性的方案中，前端采样单元310包括两个第一采样开关S1、两个第二采样开关S2和两个采样电容C；两个采样电容C的一端与两个第一采样开关S1的一端以及两个第二采样开关S2的一端相连，两个采样电容C的另一端与比较器121的两个比较信号输入端相连；两个第一采样开关S1的另一端与待转换的模拟信号Vip和Vin相连；两个第一采样开关S1在采样时钟信号VDL_Φi的控制下闭合或断开，在采样阶段利用模拟信号Vip和Vin给两个采样电容C充电；两个第二采样开关S2的另一端接地，用于在两个采样电容C充电完成后导通，将两个采样电容C与第一采样开关S1和第二采样开关S2相连的一端强制接地，利用采样电容C储能后电势差不变的特征，将两个采样电容C连接比较器121的一端电压分别变为-Vip和-Vin。

在本实施例中，当采样时钟信号VDL_Φi为高电平时，第i个前端采样单元310的两个第一采样开关S1闭合，输入模拟信号Vip和Vin分别给两个采样电容C充电；当采样时钟信号VDL_Φi变为低电平时，第i个前端采样单元310的两个第一采样开关S1断开，第i个前端采样单元310的两个第二采样开关S2闭合，两个采样电容C与第一采样开关S1和第二采样开关S2相连的一端强制接地，两个采样电容C连接比较器121的一端电压分别变为-Vip和-Vin。

实施例二

如图16所示，本实施例与实施例一的区别在于：比较器121并未复用于子通道ADC模块300，比较器121仅用于多通道采样时间偏差校准单元100。

在本实施例中，当多通道时间交织模数转换器处于正常工作模式时，多个子通道ADC模块300的两个输入端分别接收模拟信号Vip和Vin，并在多相采样时钟信号VDL_Φ1、VDL_Φ2… VDL_ΦM的控制下，将模拟信号Vip和Vin转换成数字信号后发送给数据选择模块400；当多通道时间交织模数转换器处于校准模式时，多个检测单元120在校准使能信号CAL_en_delay的控制下检测多个时间间隔Δt_{1_ref}、Δt_{2_ref}…Δt_{M_ref}是否在检测单元120的检测时间窗口内，并根据检测结果输出第一标志Flag1或第二标记Flag2；延时控制单元130在校准使能信号CAL_en_delay的控制下输出控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元110。

在一种示例性的方案中，子通道ADC模块300包括正常模式切换开关；正常模式切换开关和校准模式切换开关的状态相反；即当正常模式切换开关导通时，校准模式切换开关断开，多通道时间交织模数转换器处于正常工作模式，多个子通道ADC模块300的两个输入端接收模拟信号Vip和Vin，并在一一对应的多相采样时钟信号VDL_Φ1、VDL_Φ2…VDL_ΦM的控制下，将模拟信号Vip和Vin转换成数字信号后发送给数据选择模块400；当正常模式切换开关断开时，校准模式切换开关导通时，多通道时间交织模数转换器处于校准模式，多个检测单元120在校准使能信号CAL_en_delay的控制下检测多个时间间隔Δt_{1_ref}、Δt_{2_ref}…Δt_{M_ref}是否在检测单元120的检测时间窗口内，并根据检测结果输出第一标志Flag1或第二标记Flag2；延时控制单元130在校准使能信号CAL_en_delay的控制下输出控制电压Vtrl1、Vtrl2…VtrlM给多个延时可控单元110。

本实施例的附图中相同或相似的标号对应相同或相似的部件；在本申请的描述中，附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种多通道采样时间偏差校准模块，其特征在于，包括：

多个延时可控单元，与多相采样时钟信号一一对应；每一所述延时可控单元均包括输入端、输出端和控制端；所述多个延时可控单元的输入端分别接收所述多相采样时钟信号，输出端与检测单元的输入端一一对应相连，用于对所述多相采样时钟信号进行延时；

多个检测单元，与所述多个延时可控单元一一对应；每一所述检测单元均包括第一时钟输入端、第二时钟输入端及输出端；所述多个检测单元的第一时钟输入端与所述多个延时可控单元的输出端一一对应相连，第二时钟输入端均接收参考时钟信号，输出端与延时控制单元的输入端一一对应相连；所述多个检测单元用于检测多个时间间隔是否位于检测时间窗口内，并在所述时间间隔位于检测窗口内时，输出第一标志；所述多个时间间隔分别为输入所述多个检测单元的两个时钟信号之间的时间间隔；

延时控制单元，包括输入端和输出端；所述延时控制单元的输入端分别与所述多个检测单元的输出端一一对应相连；所述延时控制单元的输出端分别与所述多个延时可控单元的控制端一一对应相连；所述延时控制单元用于对所述多个检测单元输出的第一标志进行计数，利用计数结果调节所述多个延时可控单元的延时量，以使任意两个所述检测单元输出的第一标志计数值的差值在预设数量范围内。

2.根据权利要求1所述的多通道采样时间偏差校准模块，其特征在于，所述检测单元均包括：

比较器，包括时钟输入端、输入端和输出端；所述比较器的时钟输入端作为所述检测单元的第一时钟输入端，与所述延时可控单元的输出端一一对应相连；所述比较器的输入端用于在校准模式下接收校准模式输入电压；所述比较器的输出端与亚稳态检测单元的输入端一一对应相连；所述比较器用于在对应时间间隔内，对所述校准模式输入电压进行比较；

亚稳态检测单元，包括时钟输入端、输入端和输出端；所述亚稳态检测单元的时钟输入端作为所述检测单元的第二时钟输入端，接收所述参考时钟信号；所述亚稳态检测单元的输入端与所述比较器的输出端一一对应相连；所述亚稳态检测单元的输出端作为所述检测单元的输出端，与所述延时控制单元的输入端一一对应相连；

所述亚稳态检测单元通过检测所述比较器是否处于亚稳态，检测所述时间间隔是否在所述比较器的判决时间窗口内，并在所述比较器处于亚稳态时，输出第一亚稳态标志；其中，所述比较器的判决时间窗口为所述检测单元的检测时间窗口，所述第一亚稳态标志为所述第一标志；当所述时间间隔在所述比较器的判决时间窗口内时，所述比较器处于亚稳态；

所述延时控制单元用于对多个所述亚稳态检测单元输出的第一亚稳态标志进行计数，利用计数结果调节所述多个延时可控单元的延时量，以使任意两个所述亚稳态检测单元输出的第一亚稳态标志计数值的差值在所述预设数量范围内。

3.根据权利要求2所述的多通道采样时间偏差校准模块，其特征在于，还包括第一延时单元；所述第一延时单元的输入端接收所述参考时钟信号，输出端与所述亚稳态检测单元的时钟输入端相连；所述第一延时单元用于对所述参考时钟信号进行延时。

4.根据权利要求2所述的多通道采样时间偏差校准模块，其特征在于，所述比较器包括两个输入端；所述比较器的两个输入端在校准模式下处于短接状态。

5.根据权利要求2所述的多通道采样时间偏差校准模块，其特征在于，所述亚稳态检测单元包括：

第一异或门，包括输入端和输出端；所述第一异或门的输入端与所述比较器的输出端一一对应相连，输出端与第一D触发器的输入端相连；

第一D触发器，包括时钟输入端、输入端和输出端；所述第一D触发器的时钟输入端作为所述亚稳态检测单元的时钟输入端，接收所述参考时钟信号；所述第一D触发器的输入端与所述第一异或门的输出端相连，输出端与第一反相器的输入端相连；

第一反相器，包括输入端以及输出端；所述第一反相器的输入端与所述第一D触发器的输出端相连；所述第一反相器的输出端作为所述亚稳态检测单元的输出端，与所述延时控制单元的输入端一一对应相连；

或，所述亚稳态检测单元包括：

第二异或门，包括输入端和输出端；所述第二异或门的输入端与所述比较器的输出端一一对应相连，输出端与第二D触发器的输入端相连；

第二D触发器，包括时钟输入端、输入端和输出端；所述第二D触发器的时钟输入端作为所述亚稳态检测单元的时钟输入端，通过第四反相器接收反相后的参考时钟信号；所述第四反相器的输入端接收参考时钟信号，输出端与所述第二D触发器的时钟输入端相连；所述第二D触发器的输入端与所述第二异或门的输出端相连，输出端与第二反相器的输入端相连；

第二反相器，包括输入端和输出端；所述第二反相器的输入端与所述第二D触发器的输出端相连；所述第二反相器的输出端作为所述亚稳态检测单元的输出端，与所述延时控制单元的输入端一一对应相连；

多个所述比较器的时钟输入端通过一一对应的第三反相器与所述多个延时可控单元的输出端相连；多个所述第三反相器的输入端分别与所述多个延时可控单元的输出端一一对应相连，输出端分别与多个所述比较器的时钟输入端相连。

6.根据权利要求1所述的多通道采样时间偏差校准模块，其特征在于：所述延时控制单元对所述多个延时可控单元进行一次调节后，判定经过一次调节后，任意两个所述检测单元输出的第一标志计数值的差值是否在所述预设数量范围内，若是，所述多个延时可控单元按照当前调节的延时量对所述多相采样时钟信号进行延时，若否，所述延时控制单元进入下一次调节过程，并根据前一次调节过程中，所述多个延时可控单元的延时量与所述多个检测单元输出的第一标志计数值，设置所述多个延时可控单元下一次调节过程中的延时量，直至任意两个所述检测单元输出的第一标志计数值的差值在所述预设数量范围内。

7.根据权利要求1所述的多通道采样时间偏差校准模块，其特征在于：所述延时控制单元内预先存储有对照表，所述对照表记载有所述检测单元输出的第一标志计数值以及一一对应的所述延时可控单元的延时量；所述延时控制单元根据所述多个检测单元输出的第一标志计数值，结合所述对照表调节所述多个延时可控单元的延时量，以使任意两个所述检测单元输出的第一标志计数值的差值在所述预设数量范围内；所述延时控制单元还用于根据每一次调节过程中的第一标志计数值和延时量，更新所述对照表。

8.一种多通道时间交织模数转换器，其特征在于，包括权利要求2-5任一项所述的多通道采样时间偏差校准模块；

还包括：

多相时钟产生模块，包括输入端和输出端，所述多相时钟产生模块的输入端接收所述参考时钟信号；所述多相时钟产生模块的输出端分别与所述多个延时可控单元的输入端一一对应相连，用于产生所述多相采样时钟信号；

多个子通道ADC模块，与所述多个延时可控单元和所述多个检测单元一一对应；每一所述子通道ADC模块包括比较器，且每一个所述子通道ADC模块和一一对应的所述检测单元复用一个比较器；所述比较器的输入端还用于在正常工作模式下接收待转换的模拟信号，输出端还用于与数据选择模块相连；所述比较器还用于在正常工作模式下将待转换的模拟信号转换成数字信号；

一数据选择模块，包括输入端和输出端；所述数据选择模块的输入端分别与多个所述比较器的输出端一一对应相连；所述数据选择模块用于接收多个所述比较器输出的多路数字信号，并按照时间交织的方式选择一路数字信号输出。

9.根据权利要求8所述的多通道时间交织模数转换器，其特征在于，所述多通道时间交织模数转换器按照预定周期切换正常工作模式和校准模式。

10.一种多通道时间交织模数转换器，其特征在于，包括权利要求1-7任一项所述的多通道采样时间偏差校准模块；

还包括：

多相时钟产生模块，包括输入端和输出端；所述多相时钟产生模块的输入端接收所述参考时钟信号；所述多相时钟产生模块的输出端分别与所述多个延时可控单元的输入端一一对应相连，用于产生所述多相采样时钟信号；

多个子通道ADC模块，与所述多个延时可控单元一一对应；每一所述子通道ADC模块包括时钟输入端、模拟信号输入端以及数字信号输出端；所述多个子通道ADC模块的时钟输入端分别与所述多个延时可控单元的输出端一一对应相连，模拟信号输入端在正常工作模式下接收待转换的模拟信号，数字信号输出端与数据选择模块相连；所述子通道ADC模块用于在正常工作模式下将模拟信号转换成数字信号；

一数据选择模块，包括输入端和输出端；所述数据选择模块的输入端分别与所述多个子通道ADC模块的数字信号输出端一一对应相连；所述数据选择模块用于接收所述多个子通道ADC模块输出的多路数字信号，并按照时间交织的方式选择一路数字信号输出。

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