CN113364460B - 用于超高速时域交织adc的快速收敛时钟偏差校准方法 - Google Patents

Abstract

本发明涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器，该时钟偏差校准装置包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，探测器的第一输入端输入子模数转换器对应的子通道采样信号，第二输入端与采样电容的一端连接，N个探测器的输出端均与校准控制器的输入端连接，校准控制器的输出端与延迟线的第一输入端连接且校准控制器的输出端输出校准控制逻辑，延迟线的第二输入端与时钟分频器的输出端连接，N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。该时钟偏差校准装置对输入信号无特定要求，控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。

Description

用于超高速时域交织ADC的快速收敛时钟偏差校准方法

技术领域

本发明属于模数转换器领域，具体涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器。

背景技术

时域交织ADC(analog to digital converter，模数转换器)可以在保持单通道子ADC的分辨率的同时，成倍的提高系统的采样率，因而是高速ADC的必选架构。此外，时域交织ADC还可以发挥子通道ADC能效比的优势，因此，时域交织ADC广泛的应用于仪器仪表、无线通信和超高速接口等领域，例如，软件无线电系统，其所需要的ADC的带宽大于2G、分辨率大于12位。

但时域交织ADC极易受到通道间失配的影响，比如时钟偏差，随着输入信号频率的提高，性能恶化严重，因此采用较小的代价来快速校准时钟偏差尤为必要。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种时钟偏差校准装置、方法及超高速时域交织模数转换器。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种用于超高速时域交织模数转换器的时钟偏差校准装置，包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，

每个所述探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接且所述校准控制器的输出端输出校准控制逻辑，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。

在本发明的一个实施例中，所述探测器包括：双输入比较器、异或门、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第一反相器、第二反相器、第三反相器、第四反相器、延迟单元和编码器，其中，

所述双输入比较器的第一输入端输入所述子通道采样信号，所述双输入比较器的第二输入端输入所述参考通道采样信号，所述双输入比较器的第三输入端输入比较器时钟，所述双输入比较器的第一输出端与所述异或门的第一输入端连接，所述双输入比较器的第二输出端与所述异或门的第二输入端连接；所述异或门的输出端与所述第一D触发器的输入端、所述第二D触发器的输入端、所述第三D触发器的输入端、所述第四D触发器的输入端连接；所述延迟单元的输入端输入所述比较器时钟，所述延迟单元的第一输出端与所述第一D触发器的时钟端连接，所述延迟单元的第二输出端与所述第二D触发器的时钟端连接，所述延迟单元的第三输出端与所述第三D触发器的时钟端连接，所述延迟单元的第四输出端与所述第四D触发器的时钟端连接；所述第一D触发器的输出端连接所述第一反相器的输入端，所述第二D触发器的输出端连接所述第二反相器的输入端，所述第三D触发器的输出端连接所述第三反相器的输入端，所述第四D触发器的输出端连接所述第四反相器的输入端，所述第一反相器的输出端、所述第二反相器的输出端、所述第三反相器的输出端、所述第四反相器的输出端均连接至所述编码器的输入端，所述编码器的输出端输出二进制信号。

在本发明的一个实施例中，所述延迟线包括粗延迟模块与细延迟模块，其中，

所述粗延迟模块的输入端与所述校准控制器的输出端连接且输入所述外部时钟信号，所述粗延迟模块的输出端连接所述细延迟模块的输入端，且所述细延迟模块的输入端与所述校准控制器的输出端连接，所述细延迟模块的输出端输出带有延迟量的采样时钟信号。

在本发明的一个实施例中，所述粗延迟模块包括第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中，

所述第五反相器、所述第六反相器、所述第七反相器、所述第八反相器依次连接，所述第九反相器、所述第十反相器、所述第十一反相器、所述第十二反相器依次连接，所述第五反相器的第一输入端输入所述外部时钟信号的同相信号，所述第九反相器的第一输入端输入所述外部时钟信号的反相信号，所述第五反相器的第二输入端、所述第八反相器的第二输入端、所述第九反相器的第二输入端、所述第十二反相器的第二输入端均连接电源端，所述第五反相器的第三输入端连接所述第一NMOS管的漏极，所述第八反相器的第三输入端连接所述第二NMOS管的漏极，所述第九反相器的第三输入端连接所述第三NMOS管的漏极，所述第十二反相器的第三输入端连接所述第四NMOS管的漏极，所述第一NMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的源极均连接接地端，所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极均输入所述校准控制逻辑中的模拟延迟控制信号，所述第十三反相器的输入端与所述第十四反相器的输出端、所述第六反相器的输出端连接，所述第十三反相器的输出端与所述第十四反相器的输入端、所述第十反相器的输出端连接。

在本发明的一个实施例中，所述细延迟模块包括第十五反相器、第十六反相器、第十七反相器、第十八反相器、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一NMOS电容、第二NMOS电容、第三NMOS电容、第四NMOS电容、第五NMOS电容和第六NMOS电容，其中，

所述第十五反相器的输入端连接所述第八反相器的输出端，所述第十五反相器的输出端与所述第十六反相器的输入端、所述第五NMOS管的漏极、所述第六NMOS管的漏极、第七NMOS管的漏极连接，所述第十六反相器的输出端输出所述采样时钟的同相信号，所述第五NMOS管的源极连接所述第一NMOS电容的一端，所述第六NMOS管的源极连接所述第二NMOS电容的一端，所述第七NMOS管的源极连接所述第三NMOS电容的一端，所述第五NMOS管的栅极输入第一数字控制信号，所述第六NMOS管的栅极输入第二数字控制信号，所述第七NMOS管的栅极输入第三数字控制信号，所述第一NMOS电容的另一端、所述第二NMOS电容的另一端、所述第三NMOS电容的另一端均连接接地端；

所述第十七反相器的输入端连接所述第十二反相器的输出端，所述第十七反相器的输出端与所述第十八反相器的输入端、所述第八NMOS管的漏极、所述第九NMOS管的漏极、第十NMOS管的漏极连接，所述第十八反相器的输出端输出所述采样时钟的反相信号，所述第八NMOS管的源极连接所述第四NMOS电容的一端，所述第九NMOS管的源极连接所述第五NMOS电容的一端，所述第十NMOS管的源极连接所述第六NMOS电容的一端，所述第八NMOS管的栅极输入第一数字控制信号，所述第九NMOS管的栅极输入第二数字控制信号，所述第十NMOS管的栅极输入第三数字控制信号，所述第四NMOS电容的另一端、所述第五NMOS电容的另一端、所述第六NMOS电容的另一端均连接接地端。

在本发明的一个实施例中，所述校准控制器包括判断模块、收敛结束模块、第一参数赋值模块、第二参数赋值模块、第三参数赋值模块和校准模块，其中，

所述判断模块用于判断探测值与停止迭代预设值的大小关系；

所述收敛结束模块用于当判断所述探测值小于或等于所述停止迭代预设值时结束收敛；

所述第一参数赋值模块用于当判断所述探测值大于所述停止迭代预设值时，将所述探测值赋值给第一参数，并且减小所述校准控制逻辑中的第一模拟延迟控制信号得到第二模拟延迟控制信号；

所述第二参数赋值模块用于根据所述第二模拟延迟控制信号获取新的探测值，并将所述新的探测值赋值给第二参数；

所述第三参数赋值模块用于将第二参数与所述第一参数的差值赋值给第三参数；

所述校准模块用于当判断所述第三参数大于0时，增大所述第二模拟延迟控制信号，同时减小所述校准控制逻辑中的数字控制信号，并根据增大后的所述第二模拟延迟控制信号和减小后的所述数字控制信号获取所述探测值；或者，当判断所述第三参数小于或等于0时，减小所述第二模拟延迟控制信号，同时增大所述数字控制信号，并根据减小后的所述第二模拟延迟控制信号和增大后的所述数字控制信号获取所述探测值。

本发明的另一个实施例提供了一种用于超高速时域交织模数转换器的时钟偏差校准方法，采用如上述实施例所述的时钟偏差校准装置进行校准，包括步骤：

S1、探测每个子模数转换器输入的子通道采样信号与参考通道采样信号的偏差大小，得到探测值；

S2、根据所述探测值产生校准控制逻辑和校准时序；

S3、根据所述校准控制逻辑调整每个子通道的时钟延迟量以校准时钟偏差。

在本发明的一个实施例中，步骤S2包括：

S21、判断所述探测值与停止迭代预设值的大小关系；

S22、当判断所述探测值小于或等于停止迭代预设值时结束收敛；或者，当判断所述探测值大于所述停止迭代预设值时，将所述探测值赋值给第一参数，并且减小所述校准控制逻辑中的第一模拟延迟控制信号得到第二模拟延迟控制信号；

S23、根据所述第二模拟延迟控制信号获取新的探测值，并将所述新的探测值赋值给第二参数；

S24、将所述第二参数与所述第一参数的差值赋值给第三参数；

S25、当判断所述第三参数大于0时，增大所述第二模拟延迟控制信号，同时减小所校准控制逻辑中的数字控制信号，并根据增大后的所述第二模拟延迟控制信号和减小后的所述数字控制信号获取所述探测值；或者，当判断所述第三参数小于或等于0时，减小所述第二模拟延迟控制信号，同时增大所述数字控制信号，并根据减小后的所述第二模拟延迟控制信号和增大后的所述数字控制信号获取所述探测值。

本发明的再一个实施例提供了一种超高速时域交织模数转换器，包括N个子模数转换器、N个开关、N个探测器、校准控制器、N+1个延迟线、采样电容和多路开关，其中，

每个所述探测器的第一输入端与所述N个子模数转换器的输入端一一对应连接以输入子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线的输出端与N+1个开关中每个开关的时钟信号输入端一一对应连接，所述N+1个开关中第一个开关至第N个开关的另一端与所述N个子模数转换器的输入端连接，第N+1个开关的另一端与所述采样电容的一端连接，所述N个子模数转换器的输出端与所述多路开关的输入端连接，所述多路开关的输出端输出数字信号。

与现有技术相比，本发明的有益效果：

本发明的时钟偏差校准装置对输入信号无特定要求，控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。

附图说明

图1为本发明实施例提供的一种用于超高速时域交织模数转换器的时钟偏差校准装置的结构示意图；

图2为本发明实施例提供的一种探测器的结构示意图；

图3为本发明实施例提供的一种延迟线的结构示意图；

图4为本发明实施例提供的一种校准控制器的结构示意图；

图5为本发明实施例提供的一种用于超高速时域交织模数转换器的时钟偏差校准方法的流程示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1为本发明实施例提供的一种用于超高速时域交织模数转换器的时钟偏差校准装置的结构示意图，该时钟偏差校准装置包括N个探测器、校准控制器、N+1个延迟线和采样电容Cs。

其中，每个探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个探测器的第二输入端与采样电容Cs的一端连接以输入参考通道采样信号，N个探测器的输出端均与校准控制器的输入端连接，校准控制器的输出端与每个延迟线的第一输入端均连接，且校准控制器的输出端输出校准控制逻辑，每个延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。本实施例中，N+1个延迟线中第一个延迟线至第N个延迟线的输出端输出N个子模数转换器采样时钟，第N+1个延迟线的输出端输出参考通道采用时钟。

具体的，在超高速时域交织模数转换器中包括N个子模数转换器，每个子模数转换器形成一个子通道，N个子模数转换器形成N个子通道，每个子通道均输入模拟信号形成子通道采样信号；采样电容输入模拟信号以形成参考通道采样信号。

进一步的，探测器用于探测每个子模数转换器输入的子通道采样信号与参考通道采样信号的偏差大小，得到探测值，并将探测值反馈给控制模块；可以理解的是，由于子通道的数量为N个，一个子通道采样信号与参考采样信号之间的偏差大小形成一个探测值，从而N个子通道采样信号与参考采样信号之间形成N个探测值。控制模块用于根据探测值产生整个时钟偏差校准装置的校准控制逻辑和校准时序，包括但不限于探测时间、探测时长、开始补偿时间、校准停止时间。延迟线用于根据校准控制逻辑调整每个子通道的时钟延迟量以校准时钟偏差，其输入的是一个时钟信号，输出的也是一个时钟信号，通过调节延迟线可以调节输出时钟信号和输入时钟信号相对延迟的大小。

请参见图2，图2为本发明实施例提供的一种探测器的结构示意图，探测器包括：双输入比较器CMP、异或门XOR、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、延迟单元Delay和编码器ENCODER。

其中，双输入比较器CMP的第一输入端输入子通道采样信号，双输入比较器CMP的第二输入端输入参考通道采样信号，双输入比较器CMP的第三输入端输入比较器时钟，双输入比较器CMP的第一输出端与异或门XOR的第一输入端连接，双输入比较器CMP的第二输出端与异或门XOR的第二输入端连接；异或门XOR的输出端与第一D触发器D1的输入端、第二D触发器D2的输入端、第三D触发器D3的输入端、第四D触发器D4的输入端连接；延迟单元Delay的输入端输入比较器时钟，延迟单元Delay的第一输出端与第一D触发器D1的时钟端clk连接，延迟单元Delay的第二输出端与第二D触发器D2的时钟端clk连接，延迟单元Delay的第三输出端与第三D触发器D3的时钟端clk连接，延迟单元Delay的第四输出端与第四D触发器D4的时钟端clk连接；第一D触发器D1的输出端T<0>连接第一反相器INV1的输入端，第二D触发器D2的输出端T<1>连接第二反相器INV2的输入端，第三D触发器D3的输出端T<2>连接第三反相器INV3的输入端，第四D触发器D4的输出端T<3>连接第四反相器INV4的输入端，第一反相器INV1的输出端、第二反相器INV2的输出端、第三反相器INV3的输出端、第四反相器INV4的输出端均连接至编码器ENCODER的输入端T<0:3>，编码器ENCODER的输出端TEC<0:1>输出二进制信号。

具体的，子通道采样信号和参考通道采样信号均为差分信号，双输入比较器CMP用于比较子通道采样信号和参考通道采样信号之间的相对大小，若参考通道采样信号和子通道采样信号之间存在时钟偏差，则两者采样信号差的模较大，比较器将快速的比较出结果，异或门输出快速拉低；若参考通道信号和子通道信号之间不存在时钟偏差，则比较器需要较长的比较时间，异或门输出拉低的时间相对延迟。可以理解的是，双输入比较器的输入是两对模拟的差分信号，输出为数字信号；如果输入差分信号即子通道采样信号大，则输出置位拉高，如果参考通道采样信号大，则输出复位拉低；进一步地，双输入比较器会在时钟的控制下以复位-比较的周期进行循环，开始比较后，经过一定时间，比较器产生正确的输出结果，比较器产生正确输出结果的时间与输入的两对差分信号的相对大小有关，两对差分信号相差越大，则开始比较之后比较器输出有效结果历经的时间越短，两对差分信号相差越小，则开始比较之后比较器输出有效结果历经的时间越长。本实施例采用基于比较器结构的探测器，可以同时输入两对差分信号，保证了探测的速度。

进一步的，四个D触发器的时钟分别被不同相位的时钟所驱动，其输入信号全部连接异或门的输出，若在D触发器的时钟上升沿之前，异或门输出被拉低，则此D触发器将输出低电平，对应的T信号置高。最终异或门输出拉低的时间也就是参考通道采样信号和子通道采样信号差的模大小由T<0:3>记录。译码之后的TEC<0:1>为二进制信号，TEC<0:1>越大，说明参考通道采样信号和子通道采样信号之间的时钟偏差越大。

请参见图3，图3为本发明实施例提供的一种延迟线的结构示意图，延迟线包括粗延迟模块与细延迟模块，其中，粗延迟模块的输入端与校准控制器的输出端连接且输入外部时钟信号，粗延迟模块的输出端连接细延迟模块的输入端，且细延迟模块的输入端与校准控制器的输出端连接，细延迟模块的输出端输出带有延迟量的采样时钟信号。

具体的，粗延迟模块包括第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第一NMOS管NMOS1、第二NMOS管NMOS2、第三NMOS管NMOS3和第四NMOS管NMOS4。

其中，第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8依次连接，第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12依次连接，第五反相器INV5的第一输入端输入外部时钟信号的同相信号CKIP，第九反相器INV9的第一输入端输入外部时钟信号的反相信号CKIN，第五反相器INV5的第二输入端、第八反相器INV8的第二输入端、第九反相器INV9的第二输入端、第十二反相器INV12的第二输入端均连接电源端，第五反相器INV5的第三输入端连接第一NMOS管NMOS1的漏极，第八反相器INV8的第三输入端连接第二NMOS管NMOS2的漏极，第九反相器INV9的第三输入端连接第三NMOS管NMOS3的漏极，第十二反相器INV12的第三输入端连接第四NMOS管NMOS4的漏极，第一NMOS管NMOS1的源极、第二NMOS管NMOS2的源极、第三NMOS管NMOS3的源极、第四NMOS管NMOS4的源极均连接接地端，第一NMOS管NMOS1的栅极、第二NMOS管NMOS2的栅极、第三NMOS管NMOS3的栅极、第四NMOS管NMOS4的栅极均输入校准控制逻辑中的模拟延迟控制信号VCON，第十三反相器INV13的输入端与第十四反相器INV14的输出端、第六反相器INV6的输出端连接，第十三反相器INV13的输出端与第十四反相器INV14的输入端、第十反相器INV10的输出端连接。

细延迟模块包括第十五反相器INV15、第十六反相器INV16、第十七反相器INV17、第十八反相器INV18、第五NMOS管NMOS5、第六NMOS管NMOS6、第七NMOS管NMOS7、第八NMOS管NMOS8、第九NMOS管NMOS9、第十NMOS管NMOS10、第一NMOS电容C1、第二NMOS电容C2、第三NMOS电容C3、第四NMOS电容C4、第五NMOS电容C5和第六NMOS电容C6。其中，第十五反相器INV15的输入端连接第八反相器INV8的输出端，第十五反相器INV15的输出端与第十六反相器INV16的输入端、第五NMOS管NMOS5的漏极、第六NMOS管NMOS6的漏极、第七NMOS管NMOS7的漏极连接，第十六反相器INV16的输出端输出采样时钟的同相信号CKDP，第五NMOS管NMOS5的源极连接第一NMOS电容C1的一端，第六NMOS管NMOS6的源极连接第二NMOS电容C2的一端，第七NMOS管NMOS7的源极连接第三NMOS电容C3的一端，第五NMOS管NMOS5的栅极输入第一数字控制信号A<0>，第六NMOS管NMOS6的栅极输入第二数字控制信号A<1>，第七NMOS管NMOS7的栅极输入第三数字控制信号A<2>，第一NMOS电容C1的另一端、第二NMOS电容C2的另一端、第三NMOS电容C3的另一端均连接接地端；

第十七反相器INV17的输入端连接第十二反相器INV12的输出端，第十七反相器INV17的输出端与第十八反相器INV18的输入端、第八NMOS管NMOS8的漏极、第九NMOS管NMOS9的漏极、第十NMOS管NMOS10的漏极连接，第十八反相器INV18的输出端输出采样时钟的反相信号CKDN，第八NMOS管NMOS8的源极连接第四NMOS电容C4的一端，第九NMOS管NMOS9的源极连接第五NMOS电容C5的一端，第十NMOS管NMOS10的源极连接第六NMOS电容C6的一端，第八NMOS管NMOS8的栅极输入第一数字控制信号A<0>，第九NMOS管NMOS9的栅极输入第二数字控制信号A<1>，第十NMOS管NMOS10的栅极输入第三数字控制信号A<2>，第四NMOS电容C4的另一端、第五NMOS电容C5的另一端、第六NMOS电容C6的另一端均连接接地端。

本实施例的延迟线由粗延迟模块和细延迟模块构成，粗延迟单元用于粗略的调节输入输出时钟信号的延迟，细延迟单元用于精细的调节输入输出时钟信号的延迟。两组单元保证了延迟线具有足够宽的范围，细延迟单元保证了延迟线具有足够细的延迟精度。

请参见图4，图4为本发明实施例提供的一种校准控制器的结构示意图。该校准控制器包括判断模块、收敛结束模块、第一参数赋值模块、第二参数赋值模块、第三参数赋值模块和校准模块。

其中，判断模块用于判断探测值TEC0与停止迭代预设值SET的大小关系。

收敛结束模块用于当判断探测值TEC0小于或等于停止迭代预设值SET即TEC0＜＝SET时结束收敛。

第一参数赋值模块用于当探测值大于停止迭代预设值即TEC0＞SET时，将探测值TEC0赋值给第一参数OLD即赋值OLD＝TEC0，并且减小校准控制逻辑中的第一模拟延迟控制信号VCON1得到第二模拟延迟控制信号VCON2。

第二参数赋值模块用于根据第二模拟延迟控制信号VCON2获取新的探测值TEC1，并将新的探测值TEC1赋值给第二参数NEW即赋值NEW＝TEC1。

第三参数赋值模块用于将第二参数NEW与第一参数OLD的差值赋值给第三参数DIR即赋值DIR＝NEW-OLD。

校准模块用于当判断第三参数大于0即DIR＞0时，增大第二模拟延迟控制信号VCON2，同时减小校准控制逻辑中的数字控制信号A，并根据增大后的第二模拟延迟控制信号VCON2和减小后的数字控制信号A获取探测值TEC0；或者，当判断第三参数小于等于0即DIR≤0时，减小第二模拟延迟控制信号VCON2，同时增大数字控制信号A，并根据减小后的第二模拟延迟控制信号VCON2和增大后的数字控制信号A获取探测值TEC0；进一步地，获取得到探测值TEC0后，再次判断探测值TEC0与停止迭代预设值SET的大小关系。当可以理解的是，第三参数DIR代表了目前的延迟方向，若DIR大于0，减小延迟量；若DIR小于等于0，增加延迟量。

上述第一模拟延迟控制信号VCON1、第二模拟延迟控制信号VCON2是指输入延迟线中粗延迟模块的模拟延迟控制信号。数字控制信号A是指输入延迟线中细延迟模块的第一数字控制信号A<0>、第二数字控制信号A<1>、第三数字控制信号A<2>；数字控制信号A为3位的二进制信号，因此，以二进制的方法对数字控制信号A进行增大或减小。而对于第一模拟延迟控制信号VCON1、第二模拟延迟控制信号VCON2、数字控制信号A的增大或减小的数值，可以根据具体地校准情况进行设置。

本实施例的时钟偏差校准装置对输入信号无特定要求，控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。

实施例二

在实施例一的基础上，请参见图5，图5为本发明实施例提供的一种用于超高速时域交织模数转换器的时钟偏差校准方法的流程示意图，该时钟偏差校准方法采用实施例一的时钟偏差校准装置进行校准，具体包括步骤：

S1、探测每个子模数转换器输入的子通道采样信号与参考通道采样信号的偏差大小，得到探测值。

S2、根据探测值产生校准控制逻辑和校准时序。具体包括步骤：

S21、判断探测值TEC0与停止迭代预设值SET的大小关系。

S22、当判断探测值TEC0小于或等于停止迭代预设值SET即TEC0＜＝SET时结束收敛；或者，当探测值大于停止迭代预设值即TEC0＞SET时，将探测值TEC0赋值给第一参数OLD即赋值OLD＝TEC0，并且减小校准控制逻辑中的第一模拟延迟控制信号VCON1得到第二模拟延迟控制信号VCON2。

S23、根据第二模拟延迟控制信号VCON2获取新的探测值TEC1，并将新的探测值TEC1赋值给第二参数NEW即赋值NEW＝TEC1。

S24、将第二参数NEW与第一参数OLD的差值赋值给第三参数DIR即赋值DIR＝NEW-OLD。

S25、当判断第三参数大于0即DIR＞0时，增大第二模拟延迟信号VCON2，同时减小校准控制逻辑中的数字控制信号A，并根据增大后的第二模拟延迟控制信号VCON2和减小后的数字控制信号A获取探测值TEC0；或者，当判断第三参数小于等于0即DIR≤0时，减小第二模拟延迟控制信号VCON2，同时增大数字控制信号A，并根据减小后的第二模拟延迟控制信号VCON2和增大后的数字控制信号A获取探测值TEC0。

进一步的，当获取得到探测值TEC0后，继续判断探测值TEC0与SET的关系，即重复执行步骤S21～S26。

S3、根据校准控制逻辑调整每个子通道的时钟延迟量以校准时钟偏差。

具体地，根据更新后的第二延迟模拟信号VCON2和数字信号A可以获得每个子通道的时钟延迟量，进而对时钟偏差进行校准。

本发明的时钟偏差校准方法控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。

实施例三

在实施例一和实施例二的基础上，请再次参见图1，本实施例提供了一种超高速时域交织模数转换器，该模数转换器包括N个子模数转换器、N个开关、N个探测器、校准控制器、N+1个延迟线、采样电容Cs和多路开关，其中，

每个探测器的第一输入端与N个子模数转换器的输入端一一对应连接以输入子通道采样信号，每个探测器的第二输入端与采样电容Cs的一端连接以输入参考通道采样信号，N个探测器的输出端均与校准控制器的输入端连接，校准控制器的输出端与每个延迟线的第一输入端均连接，每个延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，N+1个延迟线的输出端与N+1个开关中每个开关的时钟信号输入端一一对应连接，N+1个开关中第一个开关至第N个开关的另一端与N个子模数转换器的输入端连接，第N+1个开关的另一端与采样电容Cs的一端连接，N个子模数转换器的输出端与多路开关的输入端连接，多路开关的输出端输出数字信号。其中，N个探测器、校准控制器、N+1个延迟线、采样电容Cs的具体结构和校准方法请参见实施例一和实施例二，本实施例不再赘述。

本实施例中在超高速时域交织模数转换器中设置时钟偏差校准装置，该校准装置对输入信号无特定要求，控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，

每个所述探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接且所述校准控制器的输出端输出校准控制逻辑，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟；

所述探测器包括：双输入比较器(CMP)、异或门(XOR)、第一D触发器(D1)、第二D触发器(D2)、第三D触发器(D3)、第四D触发器(D4)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、延迟单元(Delay)和编码器(ENCODER)，其中，

所述双输入比较器(CMP)的第一输入端输入所述子通道采样信号，所述双输入比较器(CMP)的第二输入端输入所述参考通道采样信号，所述双输入比较器(CMP)的第三输入端输入比较器时钟，所述双输入比较器(CMP)的第一输出端与所述异或门(XOR)的第一输入端连接，所述双输入比较器(CMP)的第二输出端与所述异或门(XOR)的第二输入端连接；所述异或门(XOR)的输出端与所述第一D触发器(D1)的输入端、所述第二D触发器(D2)的输入端、所述第三D触发器(D3)的输入端、所述第四D触发器(D4)的输入端连接；所述延迟单元(Delay)的输入端输入所述比较器时钟，所述延迟单元(Delay)的第一输出端与所述第一D触发器(D1)的时钟端连接，所述延迟单元(Delay)的第二输出端与所述第二D触发器(D2)的时钟端连接，所述延迟单元(Delay)的第三输出端与所述第三D触发器(D3)的时钟端连接，所述延迟单元(Delay)的第四输出端与所述第四D触发器(D4)的时钟端连接；所述第一D触发器(D1)的输出端连接所述第一反相器(INV1)的输入端，所述第二D触发器(D2)的输出端连接所述第二反相器(INV2)的输入端，所述第三D触发器(D3)的输出端连接所述第三反相器(INV3)的输入端，所述第四D触发器(D4)的输出端连接所述第四反相器(INV4)的输入端，所述第一反相器(INV1)的输出端、所述第二反相器(INV2)的输出端、所述第三反相器(INV3)的输出端、所述第四反相器(INV4)的输出端均连接至所述编码器(ENCODER)的输入端，所述编码器(ENCODER)的输出端输出二进制信号。

2.根据权利要求1所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述延迟线包括粗延迟模块与细延迟模块，其中，

所述粗延迟模块的输入端与所述校准控制器的输出端连接且输入所述外部时钟信号，所述粗延迟模块的输出端连接所述细延迟模块的输入端，且所述细延迟模块的输入端与所述校准控制器的输出端连接，所述细延迟模块的输出端输出带有延迟量的采样时钟信号。

3.根据权利要求2所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述粗延迟模块包括第五反相器(INV5)、第六反相器(INV6)、第七反相器(INV7)、第八反相器(INV8)、第九反相器(INV9)、第十反相器(INV10)、第十一反相器(INV11)、第十二反相器(INV12)、第十三反相器(INV13)、第十四反相器(INV14)、第一NMOS管(NMOS1)、第二NMOS管(NMOS2)、第三NMOS管(NMOS3)和第四NMOS管(NMOS4)，其中，

所述第五反相器(INV5)、所述第六反相器(INV6)、所述第七反相器(INV7)、所述第八反相器(INV8)依次连接，所述第九反相器(INV9)、所述第十反相器(INV10)、所述第十一反相器(INV11)、所述第十二反相器(INV12)依次连接，所述第五反相器(INV5)的第一输入端输入所述外部时钟信号的同相信号(CKIP)，所述第九反相器(INV9)的第一输入端输入所述外部时钟信号的反相信号(CKIN)，所述第五反相器(INV5)的第二输入端、所述第八反相器(INV8)的第二输入端、所述第九反相器(INV9)的第二输入端、所述第十二反相器(INV12)的第二输入端均连接电源端，所述第五反相器(INV5)的第三输入端连接所述第一NMOS管(NMOS1)的漏极，所述第八反相器(INV8)的第三输入端连接所述第二NMOS管(NMOS2)的漏极，所述第九反相器(INV9)的第三输入端连接所述第三NMOS管(NMOS3)的漏极，所述第十二反相器(INV12)的第三输入端连接所述第四NMOS管(NMOS4)的漏极，所述第一NMOS管(NMOS1)的源极、所述第二NMOS管(NMOS2)的源极、所述第三NMOS管(NMOS3)的源极、所述第四NMOS管(NMOS4)的源极均连接接地端，所述第一NMOS管(NMOS1)的栅极、所述第二NMOS管(NMOS2)的栅极、所述第三NMOS管(NMOS3)的栅极、所述第四NMOS管(NMOS4)的栅极均输入所述校准控制逻辑中的模拟延迟控制信号(VCON)，所述第十三反相器(INV13)的输入端与所述第十四反相器(INV14)的输出端、所述第六反相器(INV6)的输出端连接，所述第十三反相器(INV13)的输出端与所述第十四反相器(INV14)的输入端、所述第十反相器(INV10)的输出端连接。

4.根据权利要求3所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述细延迟模块包括第十五反相器(INV15)、第十六反相器(INV16)、第十七反相器(INV17)、第十八反相器(INV18)、第五NMOS管(NMOS5)、第六NMOS管(NMOS6)、第七NMOS管(NMOS7)、第八NMOS管(NMOS8)、第九NMOS管(NMOS9)、第十NMOS管(NMOS10)、第一NMOS电容(C1)、第二NMOS电容(C2)、第三NMOS电容(C3)、第四NMOS电容(C4)、第五NMOS电容(C5)和第六NMOS电容(C6)，其中，

所述第十五反相器(INV15)的输入端连接所述第八反相器(INV8)的输出端，所述第十五反相器(INV15)的输出端与所述第十六反相器(INV16)的输入端、所述第五NMOS管(NMOS5)的漏极、所述第六NMOS管(NMOS6)的漏极、第七NMOS管(NMOS7)的漏极连接，所述第十六反相器(INV16)的输出端输出所述采样时钟的同相信号(CKDP)，所述第五NMOS管(NMOS5)的源极连接所述第一NMOS电容(C1)的一端，所述第六NMOS管(NMOS6)的源极连接所述第二NMOS电容(C2)的一端，所述第七NMOS管(NMOS7)的源极连接所述第三NMOS电容(C3)的一端，所述第五NMOS管(NMOS5)的栅极输入第一数字控制信号(A<0>)，所述第六NMOS管(NMOS6)的栅极输入第二数字控制信号(A<1>)，所述第七NMOS管(NMOS7)的栅极输入第三数字控制信号(A<2>)，所述第一NMOS电容(C1)的另一端、所述第二NMOS电容(C2)的另一端、所述第三NMOS电容(C3)的另一端均连接接地端；

所述第十七反相器(INV17)的输入端连接所述第十二反相器(INV12)的输出端，所述第十七反相器(INV17)的输出端与所述第十八反相器(INV18)的输入端、所述第八NMOS管(NMOS8)的漏极、所述第九NMOS管(NMOS9)的漏极、第十NMOS管(NMOS10)的漏极连接，所述第十八反相器(INV18)的输出端输出所述采样时钟的反相信号(CKDN)，所述第八NMOS管(NMOS8)的源极连接所述第四NMOS电容(C4)的一端，所述第九NMOS管(NMOS9)的源极连接所述第五NMOS电容(C5)的一端，所述第十NMOS管(NMOS10)的源极连接所述第六NMOS电容(C6)的一端，所述第八NMOS管(NMOS8)的栅极输入所述第一数字控制信号(A<0>)，所述第九NMOS管(NMOS9)的栅极输入所述第二数字控制信号(A<1>)，所述第十NMOS管(NMOS10)的栅极输入所述第三数字控制信号(A<2>)，所述第四NMOS电容(C4)的另一端、所述第五NMOS电容(C5)的另一端、所述第六NMOS电容(C6)的另一端均连接接地端。

5.根据权利要求1所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述校准控制器包括判断模块、收敛结束模块、第一参数赋值模块、第二参数赋值模块、第三参数赋值模块和校准模块，其中，

所述判断模块用于判断探测值与停止迭代预设值的大小关系；

所述收敛结束模块用于当判断所述探测值小于或等于所述停止迭代预设值时结束收敛；

所述第一参数赋值模块用于当判断所述探测值大于所述停止迭代预设值时，将所述探测值赋值给第一参数，并且减小所述校准控制逻辑中的第一模拟延迟控制信号得到第二模拟延迟控制信号；

所述第二参数赋值模块用于根据所述第二模拟延迟控制信号获取新的探测值，并将所述新的探测值赋值给第二参数；

所述第三参数赋值模块用于将第二参数与所述第一参数的差值赋值给第三参数；

所述校准模块用于当判断所述第三参数大于0时，增大所述第二模拟延迟控制信号，同时减小所述校准控制逻辑中的数字控制信号，并根据增大后的所述第二模拟延迟控制信号和减小后的所述数字控制信号获取所述探测值；或者，当判断所述第三参数小于或等于0时，减小所述第二模拟延迟控制信号，同时增大所述数字控制信号，并根据减小后的所述第二模拟延迟控制信号和增大后的所述数字控制信号获取所述探测值。

6.一种用于超高速时域交织模数转换器的时钟偏差校准方法，其特征在于，采用如权利要求1～5任一项所述的时钟偏差校准装置进行校准，包括步骤：

S1、探测每个子模数转换器输入的子通道采样信号与参考通道采样信号的偏差大小，得到探测值；

S2、根据所述探测值产生校准控制逻辑和校准时序；

S3、根据所述校准控制逻辑调整每个子通道的时钟延迟量以校准时钟偏差。

7.根据权利要求6所述的用于超高速时域交织模数转换器的时钟偏差校准方法，其特征在于，步骤S2包括：

S21、判断所述探测值与停止迭代预设值的大小关系；

S22、当判断所述探测值小于或等于停止迭代预设值时结束收敛；或者，当判断所述探测值大于所述停止迭代预设值时，将所述探测值赋值给第一参数，并且减小所述校准控制逻辑中的第一模拟延迟控制信号得到第二模拟延迟控制信号；

S23、根据所述第二模拟延迟控制信号获取新的探测值，并将所述新的探测值赋值给第二参数；

S24、将所述第二参数与所述第一参数的差值赋值给第三参数；

S25、当判断所述第三参数大于0时，增大所述第二模拟延迟控制信号，同时减小所校准控制逻辑中的数字控制信号，并根据增大后的所述第二模拟延迟控制信号和减小后的所述数字控制信号获取所述探测值；或者，当判断所述第三参数小于或等于0时，减小所述第二模拟延迟控制信号，同时增大所述数字控制信号，并根据减小后的所述第二模拟延迟控制信号和增大后的所述数字控制信号获取所述探测值。

8.一种超高速时域交织模数转换器，其特征在于，包括N个子模数转换器、N个开关、N个探测器、校准控制器、N+1个延迟线、采样电容(Cs)和多路开关，其中，

每个所述探测器的第一输入端与所述N个子模数转换器的输入端一一对应连接以输入子通道采样信号，每个所述探测器的第二输入端与所述采样电容(Cs)的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线的输出端与N+1个开关中每个开关的时钟信号输入端一一对应连接，所述N+1个开关中第一个开关至第N个开关的另一端与所述N个子模数转换器的输入端连接，第N+1个开关的另一端与所述采样电容(Cs)的一端连接，所述N个子模数转换器的输出端与所述多路开关的输入端连接，所述多路开关的输出端输出数字信号；

所述探测器包括：双输入比较器(CMP)、异或门(XOR)、第一D触发器(D1)、第二D触发器(D2)、第三D触发器(D3)、第四D触发器(D4)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、延迟单元(Delay)和编码器(ENCODER)，其中，

所述双输入比较器(CMP)的第一输入端输入所述子通道采样信号，所述双输入比较器(CMP)的第二输入端输入所述参考通道采样信号，所述双输入比较器(CMP)的第三输入端输入比较器时钟，所述双输入比较器(CMP)的第一输出端与所述异或门(XOR)的第一输入端连接，所述双输入比较器(CMP)的第二输出端与所述异或门(XOR)的第二输入端连接；所述异或门(XOR)的输出端与所述第一D触发器(D1)的输入端、所述第二D触发器(D2)的输入端、所述第三D触发器(D3)的输入端、所述第四D触发器(D4)的输入端连接；所述延迟单元(Delay)的输入端输入所述比较器时钟，所述延迟单元(Delay)的第一输出端与所述第一D触发器(D1)的时钟端连接，所述延迟单元(Delay)的第二输出端与所述第二D触发器(D2)的时钟端连接，所述延迟单元(Delay)的第三输出端与所述第三D触发器(D3)的时钟端连接，所述延迟单元(Delay)的第四输出端与所述第四D触发器(D4)的时钟端连接；所述第一D触发器(D1)的输出端连接所述第一反相器(INV1)的输入端，所述第二D触发器(D2)的输出端连接所述第二反相器(INV2)的输入端，所述第三D触发器(D3)的输出端连接所述第三反相器(INV3)的输入端，所述第四D触发器(D4)的输出端连接所述第四反相器(INV4)的输入端，所述第一反相器(INV1)的输出端、所述第二反相器(INV2)的输出端、所述第三反相器(INV3)的输出端、所述第四反相器(INV4)的输出端均连接至所述编码器(ENCODER)的输入端，所述编码器(ENCODER)的输出端输出二进制信号。

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