CN107241098A - 一种异步逐次逼近型模数转换器中比较器的失调校准电路 - Google Patents
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Abstract
本发明公开了一种异步逐次逼近型模数转换器中比较器的失调校准电路，包括校准时钟产生模块、基础带校准对管的动态比较器、校准信号产生电路、校准控制电路和比较器时钟选择电路；校准时钟产生模块用于产生控制动态比较器失调校准的全局时钟控制信号，基础带校准对管的动态比较器包括基础单级动态比较器、与输入对管并联的校准对管、第一开关S1和第二开关S2，校准信号产生电路用于产生校准对管中一个MOS管的栅极控制电压Vcal，校准控制电路用于产生校准信号产生电路的控制信号，比较器时钟选择电路用于产生动态比较器的比较与复位时钟CK。本发明适用于SoC系统中异步SAR ADC的比较器失调校准，方便高效。
Description
技术领域
本发明涉及模数混合集成电路领域，特别是涉及异步逐次逼近型模数转换器中比较器的失调校准电路。
背景技术
异步逐次逼近型模数转换器(SAR ADC)由于其低功耗、高数字化、不需多倍频时钟的特性被集成到SoC系统中，以强化SoC系统感知外界信号的能力。动态比较器由于其高速、低功耗的优点被广泛应用于SAR ADC中，然而因其电路失配造成的失调电压恶化了SAR ADC的精度。因此对动态比较器的失调校准在低功耗高速高精度领域有着重要意义。
传统的失调电压储存(自校零)技术在信号路径上引入较大的储存电容，不利于高速应用；增加输入校准对管，调节其栅压差以抵消比较器的失调电压的方法广泛应用于比较器的失调校准电路中。校准对管栅压的产生方式主要有电荷泵型、电荷平均型以及电阻型DAC等，在每一次比较器比较之后均进行栅压的更新，比较器输入端、电源引入的以及比较器本身的噪声对其影响较大，使得校准很大可能无法具有单调性。
发明内容
发明目的：本发明的目的是提供一种能够解决现有技术中存在的缺陷的异步逐次逼近型模数转换器中比较器的失调校准电路。
技术方案：为达到此目的，本发明采用以下技术方案：
本发明所述的异步逐次逼近型模数转换器中比较器的失调校准电路，包括校准时钟产生模块、基础带校准对管的动态比较器、校准信号产生电路、校准控制电路和比较器时钟选择电路；校准时钟产生模块用于产生控制动态比较器失调校准的全局时钟控制信号，基础带校准对管的动态比较器包括基础单级动态比较器、与输入对管并联的校准对管、第一开关S1和第二开关S2，校准信号产生电路用于产生校准对管中一个MOS管的栅极控制电压Vcal，校准控制电路用于产生校准信号产生电路的控制信号，比较器时钟选择电路用于产生动态比较器的比较与复位时钟CK。
进一步，所述校准时钟产生模块产生SAR ADC采样时钟Cks、校准使能信号Cal_EN、校准开始复位信号Rst、校准置位信号Set和校准选通信号Strobe。
进一步，所述校准信号产生电路包括第三开关S3，第三开关S3的输入端连接共模电平Vcm，第三开关S3的输出端连接第一电容Ccal的一端，第一电容Ccal的另一端接地，第三开关S3的控制端输入校准开始复位信号Rst，第一电容Ccal的非接地端输出作为基础带校准对管的动态比较器的控制电压Vcal，还分别连接第三反相器INV3的负电源端、第四反相器INV4的正电源端、第五反相器INV5的负电源端和第六反相器INV6的正电源端，第三反相器INV3的正电源端、第五反相器INV5的正电源端均输入电源电压VDD，第四反相器INV4和第六反相器INV6的负电源端均接地，第三反相器INV3的输入端连接第七反相器INV7的输出端，第七反相器INV7的输入端与第四反相器INV4的输入端均输入信号K1，第三反相器INV3的输出端通过第二电容Cp1接地，第四反相器INV4的输出端通过第三电容Cn1接地，第五反相器INV5的输入端连接第八反相器INV8的输出端，第八反相器INV8的输入端与第六反相器INV6的输入端均输入信号K2，第五反相器INV5的输出端通过第四电容Cp2接地，第六反相器INV6的输出端通过第五电容Cn2接地；其中，第一电容Ccal的容值大于第二电容Cp1容值的100倍，第一电容Ccal的容值大于第三电容Cn1容值的100倍，第一电容Ccal的容值大于第四电容Cp2容值的100倍，第一电容Ccal的容值大于第五电容Cn2容值的100倍，第二电容Cp1的容值等于第五电容Cn2的容值，第三电容Cn1的容值等于第四电容Cp2的容值，第二电容Cp1的容值大于第三电容Cn1的容值。
进一步，所述校准控制电路包括(N+1)/2个带置位的D触发器、第一或门OR1、第二或门OR2、第三或门OR3和第九反相器INV9，N为大于2的奇数；第一D触发器DFF1至第(N+1)/2D触发器DFF(N+1)/2构成D触发器链，第一D触发器DFF1的输入接电源地GND，前一个D触发器的同相输出作为后一个D触发器的输入，并且所有D触发器均以校准置位信号Set作为置位信号，以动态比较器的同相输出信号作为触发信号，触发器DFF(N+1)/2的同相输出信号作为D触发器链的同相输出信号OP，触发器DFF(N+1)/2的反相输出信号作为D触发器链的反相输出信号ON；第九反相器INV9的输入端输入校准使能信号Cal_EN，第九反相器INV9的输出端连接第一或门OR1的第一输入端，校准开始复位信号Rst输入第一或门OR1的第二输入端，校准选通信号Strobe输入第一或门OR1的第三输入端，第一或门OR1的输出端分别连接第二或门OR2的第一输入端和第三或门OR3的第一输入端，第二或门OR2的第二输入端输入D触发器链的同相输出信号OP，第三或门OR3的第二输入端输入D触发器链的反相输出信号ON，第二或门OR2输出信号K1，第三或门OR3输出信号K2，信号K1和信号K2用于控制校准信号产生电路。
进一步，所述比较器时钟选择电路包括第一与门AND1、第二与门AND2、第四或门OR4和第十反相器INV10，第一与门AND1的第一输入端输入SAR ADC采样时钟Cks，第一与门AND1的第二输入端输入校准使能信号Cal_EN，第二与门AND2的第一输入端连接第十反相器INV10的输出端，第十反相器INV10的输入端输入校准使能信号Cal_EN，第二与门AND2的第二输入端输入内部异步时钟ACLK，第一与门AND1的输出端连接第四或门OR4的第一输入端，第二与门AND2的输出端连接第四或门OR4的第二输入端，第四或门OR4输出信号CK，信号CK用于控制动态比较器的比较与复位。
采用本发明所述的异步逐次逼近型模数转换器中比较器的失调校准电路进行校准的方法，包括以下步骤：
步骤一：开始阶段
校准时钟产生模块将校准使能信号Cal_EN置为高电平，动态比较器中开关S1、S2闭合，将动态比较器的同相输入端和反相输入端短接到共模电平Vcm，同时将校准开始复位信号Rst置为高电平，将第一电容Ccal的非接地端复位到Vcm，复位完成后，将校准开始复位信号Rst置为低电平，使得第一电容Ccal的非接地端悬空；
步骤二：校准阶段
校准时钟产生模块将校准使能信号Cal_EN保持为高电平，使得比较器时钟选择电路禁用内部异步时钟ACLK，选择SAR ADC采样时钟Cks作为第四或门OR4输出信号CK，即为动态比较器的比较与复位时钟；
更新一次第一电容Ccal的非接地端的电压值Vcal称为进行了一次调节，一次调节分为置位阶段、比较阶段和调节阶段，其中：
置位阶段：校准选通信号Strobe无效，即置为高电平，使得校准信号产生电路中第二电容Cp1、第三电容Cn1、第四电容Cp2、第五电容Cn2处于复位状态，且第一电容Ccal的非接地端悬空，其电压保持不变；同时，校准置位信号Set有效，即置为高电平，将校准控制电路中所有D触发器的同相输出端置为高电平；
比较阶段：校准置位信号Set置为低电平，动态比较器比较N次，同时，校准选通信号Strobe保持为高电平，使得校准信号产生电路中第二电容Cp1、第三电容Cn1、第四电容Cp2、第五电容Cn2仍处于复位状态，且第一电容Ccal的非接地端电压仍保持不变；
调节阶段：N次比较完成后，校准置位信号Set仍为低电平，校准选通信号Strobe有效，即置为低电平，则第二或门OR2的输出信号K1由D触发器链的同相输出信号OP决定，第三或门OR3的输出信号K2由D触发器链的反相输出信号ON决定；如果D触发器链的同相输出信号为高电平，则K1为高，K2为低，此时，第二电容Cp1与第三电容Cn1处于复位状态，第一电容Ccal的非接地端分别与第四电容Cp2的非接地端、第五电容Cn2的非接地端相连，使得Vcal减小，此时该情况称为负调节，Vcal[n]代表第n次校准时Vcal的大小；如果D触发器链的同相输出信号为低电平，则K1为低，K2为高，此时，第四电容Cp2与第五电容Cn2处于复位状态，第一电容Ccal的非接地端分别与第二电容Cp1的非接地端、第三电容Cn1的非接地端相连，使得Vcal增加，此时该情况称为正调节；校准置位信号Set有效的时间与校准选通信号Strobe有效的时间之和小于动态比较器的比较与复位时钟CK的复位时间，Vcal的变化范围为根据实际情况来选择Cp1、Cn1、Cp2、Cn2的大小，重复多次调节阶段的步骤，直至正调节与负调节交替进行；
步骤三：校准结束
校准时钟产生模块将校准使能信号Cal_EN置为低电平，动态比较器中开关S1、S2断开；比较器时钟选择电路禁用SAR ADC采样时钟Cks而选择内部异步时钟ACLK。
有益效果：本发明相比于现有技术，具有如下优点：1、改进的电荷平均型校准技术，在不改变主要大电容尺寸的基础上，使得调节的精度大大提高；2、多次比较取多数结果的补偿方式，抑制噪声对比较器的影响，提高了比较器的精度；3、校准数字电路开销很小，节约了资源；4、本发明适用于SoC系统中异步SAR ADC的比较器失调校准，方便高效。
附图说明
图1为本发明具体实施方式的模块框图；
图2为本发明具体实施方式的基础带校准对管的动态比较器的电路图；
图3为本发明具体实施方式的校准信号产生电路的电路图；
图4为本发明具体实施方式的校准控制电路的电路图；
图5为本发明具体实施方式的比较器时钟选择电路的电路图；
图6为本发明具体实施方式的一次调节时序图；
图7为本发明具体实施方式的关键节点电压波形图。
具体实施方式
下面结合附图和具体实施方式对本发明的技术方案作进一步的介绍。
本具体实施方式公开了一种异步逐次逼近型模数转换器中比较器的失调校准电路，如图1所示，包括校准时钟产生模块1、基础带校准对管的动态比较器2、校准信号产生电路3、校准控制电路4和比较器时钟选择电路5；校准时钟产生模块1用于产生控制动态比较器2失调校准的全局时钟控制信号，包括SAR ADC采样时钟Cks、校准使能信号Cal_EN、校准开始复位信号Rst、校准置位信号Set和校准选通信号Strobe，基础带校准对管的动态比较器2包括基础单级动态比较器、与输入对管并联的校准对管、第一开关S1和第二开关S2，校准信号产生电路3用于产生校准对管中一个MOS管的栅极控制电压Vcal，校准控制电路4用于产生校准信号产生电路3的控制信号，比较器时钟选择电路5用于产生动态比较器2的比较与复位时钟CK。
动态比较器2属于一种现有电路，如图2所示，主要由第一NMOS管M1、第二NMOS管M2、第五NMOS管M5、第六PMOS管M6至第十三PMOS管M13以及第一反相器INV1与第二反相器INV2组成；其中，第一NMOS管M1和第二NMOS管M2作为输入对管，第五NMOS管M5为尾电流源，第六PMOS管M6至第九PMOS管M9构成动态比较器的负载；第十PMOS管M10至第十三PMOS管M13构成动态比较器的复位开关；第三NMOS管M3和第四NMOS管M4分别与第一NMOS管M1和第二NMOS管M2并联，作为动态比较器的校准对管；第一NMOS管M1和第二NMOS管M2的栅极分别接差分输入信号Vip和Vin；第三NMOS管M3的栅极接共模电平Vcm，第四NMOS管M4的栅极接所述校准信号产生电路3产生的控制电压Vcal；动态比较器的输出信号为经反相器输出的同相输出信号Q和反相输出信号QB。
如图3所示，校准信号产生电路3包括第三开关S3，第三开关S3的输入端连接共模电平Vcm，第三开关S3的输出端连接第一电容Ccal的一端，第一电容Ccal的另一端接地，第三开关S3的控制端输入校准开始复位信号Rst，第一电容Ccal的非接地端输出作为动态比较器2的控制电压Vcal，还分别连接第三反相器INV3的负电源端、第四反相器INV4的正电源端、第五反相器INV5的负电源端和第六反相器INV6的正电源端，第三反相器INV3的正电源端、第五反相器INV5的正电源端均输入电源电压VDD，第四反相器INV4和第六反相器INV6的负电源端均接地，第三反相器INV3的输入端连接第七反相器INV7的输出端，第七反相器INV7的输入端与第四反相器INV4的输入端均输入信号K1，第三反相器INV3的输出端通过第二电容Cp1接地，第四反相器INV4的输出端通过第三电容Cn1接地，第五反相器INV5的输入端连接第八反相器INV8的输出端，第八反相器INV8的输入端与第六反相器INV6的输入端均输入信号K2，第五反相器INV5的输出端通过第四电容Cp2接地，第六反相器INV6的输出端通过第五电容Cn2接地；其中，第一电容Ccal的容值大于第二电容Cp1容值的100倍，第一电容Ccal的容值大于第三电容Cn1容值的100倍，第一电容Ccal的容值大于第四电容Cp2容值的100倍，第一电容Ccal的容值大于第五电容Cn2容值的100倍，第二电容Cp1的容值等于第五电容Cn2的容值，第三电容Cn1的容值等于第四电容Cp2的容值，第二电容Cp1的容值大于第三电容Cn1的容值。
如图4所示，校准控制电路4包括(N+1)/2个带置位的D触发器、第一或门OR1、第二或门OR2、第三或门OR3和第九反相器INV9；第一D触发器DFF1至第(N+1)/2D触发器DFF(N+1)/2构成D触发器链，第一D触发器DFF1的输入接电源地GND，前一个D触发器的同相输出作为后一个D触发器的输入，并且所有D触发器均以校准置位信号Set作为置位信号，以动态比较器2的同相输出信号作为触发信号，触发器DFF(N+1)/2的同相输出信号作为D触发器链的同相输出信号OP，触发器DFF(N+1)/2的反相输出信号作为D触发器链的反相输出信号ON，N为大于2的奇数；第九反相器INV9的输入端输入校准使能信号Cal_EN，第九反相器INV9的输出端连接第一或门OR1的第一输入端，校准开始复位信号Rst输入第一或门OR1的第二输入端，校准选通信号Strobe输入第一或门OR1的第三输入端，第一或门OR1的输出端分别连接第二或门OR2的第一输入端和第三或门OR3的第一输入端，第二或门OR2的第二输入端输入D触发器链的同相输出信号OP，第三或门OR3的第二输入端输入D触发器链的反相输出信号ON，第二或门OR2输出信号K1，第三或门OR3输出信号K2，信号K1和信号K2用于控制校准信号产生电路3。
如图5所示，比较器时钟选择电路5包括第一与门AND1、第二与门AND2、第四或门OR4和第十反相器INV10，第一与门AND1的第一输入端输入SAR ADC采样时钟Cks，第一与门AND1的第二输入端输入校准使能信号Cal_EN，第二与门AND2的第一输入端连接第十反相器INV10的输出端，第十反相器INV10的输入端输入校准使能信号Cal_EN，第二与门AND2的第二输入端输入内部异步时钟ACLK，第一与门AND1的输出端连接第四或门OR4的第一输入端，第二与门AND2的输出端连接第四或门OR4的第二输入端，第四或门OR4输出信号CK，信号CK用于控制动态比较器2的比较与复位。
本具体实施方式还公开了采用异步逐次逼近型模数转换器中比较器的失调校准电路进行校准的方法，包括以下步骤：
步骤一：开始阶段
校准时钟产生模块1将校准使能信号Cal_EN置为高电平，动态比较器2中开关S1、S2闭合，将动态比较器2的同相输入端和反相输入端短接到共模电平Vcm，同时将校准开始复位信号Rst置为高电平，将第一电容Ccal的非接地端复位到Vcm，复位完成后，将校准开始复位信号Rst置为低电平，使得第一电容Ccal的非接地端悬空；
步骤二：校准阶段
校准时钟产生模块1将校准使能信号Cal_EN保持为高电平，使得比较器时钟选择电路5禁用内部异步时钟ACLK，选择SAR ADC采样时钟Cks作为第四或门OR4输出信号CK，即为动态比较器2的比较与复位时钟；
更新一次第一电容Ccal的非接地端的电压值Vcal称为进行了一次调节，一次调节分为置位阶段、比较阶段和调节阶段，其时序图如图6所示，其中：
置位阶段：校准选通信号Strobe无效，即置为高电平，使得校准信号产生电路3中第二电容Cp1、第三电容Cn1、第四电容Cp2、第五电容Cn2处于复位状态，且第一电容Ccal的非接地端悬空，其电压保持不变；同时，校准置位信号Set有效，即置为高电平，将校准控制电路4中所有D触发器的同相输出端置为高电平；
比较阶段：校准置位信号Set置为低电平，动态比较器2比较N次(N为大于2的奇数)，同时，校准选通信号Strobe保持为高电平，使得校准信号产生电路3中第二电容Cp1、第三电容Cn1、第四电容Cp2、第五电容Cn2仍处于复位状态，且第一电容Ccal的非接地端电压仍保持不变；
调节阶段：N次比较完成后，校准置位信号Set仍为低电平，校准选通信号Strobe有效，即置为低电平，则第二或门OR2的输出信号K1由D触发器链的同相输出信号OP决定，第三或门OR3的输出信号K2由D触发器链的反相输出信号ON决定；如果D触发器链的同相输出信号为高电平，则K1为高，K2为低，此时，第二电容Cp1与第三电容Cn1处于复位状态，第一电容Ccal的非接地端分别与第四电容Cp2的非接地端、第五电容Cn2的非接地端相连，使得Vcal减小，此时该情况称为负调节，Vcal[n]代表第n次校准时Vcal的大小；如果D触发器链的同相输出信号为低电平，则K1为低，K2为高，此时，第四电容Cp2与第五电容Cn2处于复位状态，第一电容Ccal的非接地端分别与第二电容Cp1的非接地端、第三电容Cn1的非接地端相连，使得Vcal增加，此时该情况称为正调节；校准置位信号Set有效的时间与校准选通信号Strobe有效的时间之和小于动态比较器2的比较与复位时钟CK的复位时间，Vcal的变化范围为根据实际情况来选择Cp1、Cn1、Cp2、Cn2的大小，重复多次调节阶段的步骤，直至正调节与负调节交替进行；
步骤三：校准结束
校准时钟产生模块1将校准使能信号Cal_EN置为低电平，动态比较器2中开关S1、S2断开；比较器时钟选择电路5禁用SAR ADC采样时钟Cks而选择内部异步时钟ACLK。
图7为一种本具体实施方式各关键节点的电压波形图。从曲线可以看出，整个比较器失调校准分为所述的开始阶段、校准阶段、校准结束三个步骤，校准控制信号Vcal从单调变化到交替变化，比较器失调电压得到补偿。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：包括校准时钟产生模块(1)、基础带校准对管的动态比较器(2)、校准信号产生电路(3)、校准控制电路(4)和比较器时钟选择电路(5)；校准时钟产生模块(1)用于产生控制动态比较器(2)失调校准的全局时钟控制信号，基础带校准对管的动态比较器(2)包括基础单级动态比较器、与输入对管并联的校准对管、第一开关S1和第二开关S2，校准信号产生电路(3)用于产生校准对管中一个MOS管的栅极控制电压Vcal，校准控制电路(4)用于产生校准信号产生电路(3)的控制信号，比较器时钟选择电路(5)用于产生动态比较器(2)的比较与复位时钟CK。
2.根据权利要求1所述的异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：所述校准时钟产生模块(1)产生SAR ADC采样时钟Cks、校准使能信号Cal_EN、校准开始复位信号Rst、校准置位信号Set和校准选通信号Strobe。
3.根据权利要求2所述的异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：所述校准信号产生电路(3)包括第三开关S3，第三开关S3的输入端连接共模电平Vcm，第三开关S3的输出端连接第一电容Ccal的一端，第一电容Ccal的另一端接地，第三开关S3的控制端输入校准开始复位信号Rst，第一电容Ccal的非接地端输出作为基础带校准对管的动态比较器(2)的控制电压Vcal，还分别连接第三反相器INV3的负电源端、第四反相器INV4的正电源端、第五反相器INV5的负电源端和第六反相器INV6的正电源端，第三反相器INV3的正电源端、第五反相器INV5的正电源端均输入电源电压VDD，第四反相器INV4和第六反相器INV6的负电源端均接地，第三反相器INV3的输入端连接第七反相器INV7的输出端，第七反相器INV7的输入端与第四反相器INV4的输入端均输入信号K1，第三反相器INV3的输出端通过第二电容Cp1接地，第四反相器INV4的输出端通过第三电容Cn1接地，第五反相器INV5的输入端连接第八反相器INV8的输出端，第八反相器INV8的输入端与第六反相器INV6的输入端均输入信号K2，第五反相器INV5的输出端通过第四电容Cp2接地，第六反相器INV6的输出端通过第五电容Cn2接地；其中，第一电容Ccal的容值大于第二电容Cp1容值的100倍，第一电容Ccal的容值大于第三电容Cn1容值的100倍，第一电容Ccal的容值大于第四电容Cp2容值的100倍，第一电容Ccal的容值大于第五电容Cn2容值的100倍，第二电容Cp1的容值等于第五电容Cn2的容值，第三电容Cn1的容值等于第四电容Cp2的容值，第二电容Cp1的容值大于第三电容Cn1的容值。
4.根据权利要求3所述的异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：所述校准控制电路(4)包括(N+1)/2个带置位的D触发器、第一或门OR1、第二或门OR2、第三或门OR3和第九反相器INV9，N为大于2的奇数；第一D触发器DFF1至第(N+1)/2D触发器DFF(N+1)/2构成D触发器链，第一D触发器DFF1的输入接电源地GND，前一个D触发器的同相输出作为后一个D触发器的输入，并且所有D触发器均以校准置位信号Set作为置位信号，以动态比较器(2)的同相输出信号作为触发信号，触发器DFF(N+1)/2的同相输出信号作为D触发器链的同相输出信号OP，触发器DFF(N+1)/2的反相输出信号作为D触发器链的反相输出信号ON；第九反相器INV9的输入端输入校准使能信号Cal_EN，第九反相器INV9的输出端连接第一或门OR1的第一输入端，校准开始复位信号Rst输入第一或门OR1的第二输入端，校准选通信号Strobe输入第一或门OR1的第三输入端，第一或门OR1的输出端分别连接第二或门OR2的第一输入端和第三或门OR3的第一输入端，第二或门OR2的第二输入端输入D触发器链的同相输出信号OP，第三或门OR3的第二输入端输入D触发器链的反相输出信号ON，第二或门OR2输出信号K1，第三或门OR3输出信号K2，信号K1和信号K2用于控制校准信号产生电路(3)。
5.根据权利要求4所述的异步逐次逼近型模数转换器中比较器的失调校准电路，其特征在于：所述比较器时钟选择电路(5)包括第一与门AND1、第二与门AND2、第四或门OR4和第十反相器INV10，第一与门AND1的第一输入端输入SAR ADC采样时钟Cks，第一与门AND1的第二输入端输入校准使能信号Cal_EN，第二与门AND2的第一输入端连接第十反相器INV10的输出端，第十反相器INV10的输入端输入校准使能信号Cal_EN，第二与门AND2的第二输入端输入内部异步时钟ACLK，第一与门AND1的输出端连接第四或门OR4的第一输入端，第二与门AND2的输出端连接第四或门OR4的第二输入端，第四或门OR4输出信号CK，信号CK用于控制动态比较器(2)的比较与复位。
6.采用根据权利要求5所述的异步逐次逼近型模数转换器中比较器的失调校准电路进行校准的方法，其特征在于：包括以下步骤：
步骤一：开始阶段
校准时钟产生模块(1)将校准使能信号Cal_EN置为高电平，动态比较器(2)中开关S1、S2闭合，将动态比较器(2)的同相输入端和反相输入端短接到共模电平Vcm，同时将校准开始复位信号Rst置为高电平，将第一电容Ccal的非接地端复位到Vcm，复位完成后，将校准开始复位信号Rst置为低电平，使得第一电容Ccal的非接地端悬空；
步骤二：校准阶段
校准时钟产生模块(1)将校准使能信号Cal_EN保持为高电平，使得比较器时钟选择电路(5)禁用内部异步时钟ACLK，选择SAR ADC采样时钟Cks作为第四或门OR4输出信号CK，即为动态比较器(2)的比较与复位时钟；
更新一次第一电容Ccal的非接地端的电压值Vcal称为进行了一次调节，一次调节分为置位阶段、比较阶段和调节阶段，其中：
置位阶段：校准选通信号Strobe无效，即置为高电平，使得校准信号产生电路(3)中第二电容Cp1、第三电容Cn1、第四电容Cp2、第五电容Cn2处于复位状态，且第一电容Ccal的非接地端悬空，其电压保持不变；同时，校准置位信号Set有效，即置为高电平，将校准控制电路(4)中所有D触发器的同相输出端置为高电平；
比较阶段：校准置位信号Set置为低电平，动态比较器(2)比较N次，同时，校准选通信号Strobe保持为高电平，使得校准信号产生电路(3)中第二电容Cp1、第三电容Cn1、第四电容Cp2、第五电容Cn2仍处于复位状态，且第一电容Ccal的非接地端电压仍保持不变；
调节阶段：N次比较完成后，校准置位信号Set仍为低电平，校准选通信号Strobe有效，即置为低电平，则第二或门OR2的输出信号K1由D触发器链的同相输出信号OP决定，第三或门OR3的输出信号K2由D触发器链的反相输出信号ON决定；如果D触发器链的同相输出信号为高电平，则K1为高，K2为低，此时，第二电容Cp1与第三电容Cn1处于复位状态，第一电容Ccal的非接地端分别与第四电容Cp2的非接地端、第五电容Cn2的非接地端相连，使得Vcal减小，此时该情况称为负调节，Vcal[n]代表第n次校准时Vcal的大小；如果D触发器链的同相输出信号为低电平，则K1为低，K2为高，此时，第四电容Cp2与第五电容Cn2处于复位状态，第一电容Ccal的非接地端分别与第二电容Cp1的非接地端、第三电容Cn1的非接地端相连，使得Vcal增加，此时该情况称为正调节；校准置位信号Set有效的时间与校准选通信号Strobe有效的时间之和小于动态比较器(2)的比较与复位时钟CK的复位时间，Vcal的变化范围为根据实际情况来选择Cp1、Cn1、Cp2、Cn2的大小，重复多次调节阶段的步骤，直至正调节与负调节交替进行；
步骤三：校准结束
校准时钟产生模块(1)将校准使能信号Cal_EN置为低电平，动态比较器(2)中开关S1、S2断开；比较器时钟选择电路(5)禁用SAR ADC采样时钟Cks而选择内部异步时钟ACLK。
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|---|---|
| CN (1) | CN107241098B (zh) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107863962A (zh) * | 2017-11-10 | 2018-03-30 | 中国电子科技集团公司第五十八研究所 | 高精度电荷域流水线adc的电容适配误差校准系统 |
| CN107863964A (zh) * | 2017-11-10 | 2018-03-30 | 中国电子科技集团公司第五十八研究所 | 可精确控制共模电荷量的全差分电荷传输电路 |
| CN107872226A (zh) * | 2017-11-10 | 2018-04-03 | 中国电子科技集团公司第五十八研究所 | 采用高精度数模混合校准的电荷域流水线adc |
| CN107911117A (zh) * | 2017-11-22 | 2018-04-13 | 成都九芯微科技有限公司 | 一种高位建立时间动态校准电路 |
| CN107947793A (zh) * | 2017-11-13 | 2018-04-20 | 苏州云芯微电子科技有限公司 | 一种用于多芯片模数转换器采样相位一致性校准的电路及方法 |
| CN108566202A (zh) * | 2018-04-12 | 2018-09-21 | 中国电子科技集团公司第三十八研究所 | 快速高精度可变步长的比较器失调电压补偿电路及方法 |
| CN110535470A (zh) * | 2019-08-26 | 2019-12-03 | 中国电子科技集团公司第二十四研究所 | 一种比较器时钟产生电路及高速逐次逼近型模数转换器 |
| US10623011B2 (en) | 2018-06-20 | 2020-04-14 | Nuvoton Technology Corporation | Successive approximation analog-to-digital converter and calibration method thereof |
| CN113364460A (zh) * | 2021-05-07 | 2021-09-07 | 西安电子科技大学 | 用于超高速时域交织adc的快速收敛时钟偏差校准方法 |
| CN113765519A (zh) * | 2021-07-29 | 2021-12-07 | 华东师范大学 | 一种低功耗高精度动态比较器校准电路 |
| CN115276615A (zh) * | 2022-09-26 | 2022-11-01 | 成都市安比科技有限公司 | 一种输出无毛刺的低占空比误差的时钟信号倍频电路 |
| CN116094502A (zh) * | 2023-03-31 | 2023-05-09 | 深圳市九天睿芯科技有限公司 | 动态比较器、模数转换器及电子设备 |
| CN116192144A (zh) * | 2023-02-13 | 2023-05-30 | 集益威半导体(上海)有限公司 | 异步逐次逼近式模数转换器 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728632B1 (en) * | 2008-09-16 | 2010-06-01 | Integrated Device Technology, Inc. | Integrated circuit comparators having improved input resolution and methods of operating same |
| CN102035527A (zh) * | 2009-09-24 | 2011-04-27 | 复旦大学 | 一种用于差分时域比较器电路的失调电压消除技术 |
| US20110109348A1 (en) * | 2009-11-09 | 2011-05-12 | Industrial Technology Research Institute | Dynamic comparator with background offset calibration |
| US20120119790A1 (en) * | 2010-11-17 | 2012-05-17 | Industrial Technology Research Institute | Dynamic comparator based comparison system |
| CN103036538A (zh) * | 2012-12-06 | 2013-04-10 | 国民技术股份有限公司 | 校准比较器失调电压的电路及其方法 |
| CN103178813A (zh) * | 2013-02-26 | 2013-06-26 | 东南大学 | 一种低失调全动态比较器 |
| CN103762962A (zh) * | 2014-01-03 | 2014-04-30 | 东南大学 | 一种低失调的预放大锁存比较器 |
| CN104320139A (zh) * | 2014-09-29 | 2015-01-28 | 清华大学 | 基于电荷匹配的全对称四端动态比较器的失调校正方法 |
| CN105720955A (zh) * | 2016-01-20 | 2016-06-29 | 桂林电子科技大学 | 一种具有失调补偿的动态比较器 |
| CN105763192A (zh) * | 2016-02-01 | 2016-07-13 | 东南大学 | 一种适用于高速模数转换器的低延时比较器 |
| US20170054448A1 (en) * | 2015-08-20 | 2017-02-23 | Maxlinear Asia Singapore PTE LTD | Radio frequency flash adc circuits |
| CN106656124A (zh) * | 2016-12-30 | 2017-05-10 | 北京华大九天软件有限公司 | 一种高速低失调动态比较器 |
-
2017
- 2017-05-24 CN CN201710373095.5A patent/CN107241098B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728632B1 (en) * | 2008-09-16 | 2010-06-01 | Integrated Device Technology, Inc. | Integrated circuit comparators having improved input resolution and methods of operating same |
| CN102035527A (zh) * | 2009-09-24 | 2011-04-27 | 复旦大学 | 一种用于差分时域比较器电路的失调电压消除技术 |
| US20110109348A1 (en) * | 2009-11-09 | 2011-05-12 | Industrial Technology Research Institute | Dynamic comparator with background offset calibration |
| US20120119790A1 (en) * | 2010-11-17 | 2012-05-17 | Industrial Technology Research Institute | Dynamic comparator based comparison system |
| CN103036538A (zh) * | 2012-12-06 | 2013-04-10 | 国民技术股份有限公司 | 校准比较器失调电压的电路及其方法 |
| CN103178813A (zh) * | 2013-02-26 | 2013-06-26 | 东南大学 | 一种低失调全动态比较器 |
| CN103762962A (zh) * | 2014-01-03 | 2014-04-30 | 东南大学 | 一种低失调的预放大锁存比较器 |
| CN104320139A (zh) * | 2014-09-29 | 2015-01-28 | 清华大学 | 基于电荷匹配的全对称四端动态比较器的失调校正方法 |
| US20170054448A1 (en) * | 2015-08-20 | 2017-02-23 | Maxlinear Asia Singapore PTE LTD | Radio frequency flash adc circuits |
| CN105720955A (zh) * | 2016-01-20 | 2016-06-29 | 桂林电子科技大学 | 一种具有失调补偿的动态比较器 |
| CN105763192A (zh) * | 2016-02-01 | 2016-07-13 | 东南大学 | 一种适用于高速模数转换器的低延时比较器 |
| CN106656124A (zh) * | 2016-12-30 | 2017-05-10 | 北京华大九天软件有限公司 | 一种高速低失调动态比较器 |
Non-Patent Citations (4)
| Title |
|---|
| J. MEI等: "A low kickback noise and offset calibrated dynamic comparator for 2B/C SAR ADC", 《 2014 12TH IEEE INTERNATIONAL CONFERENCE ON SOLID-STATE AND INTEGRATED CIRCUIT TECHNOLOGY (ICSICT)》 * |
| K. RAGAB AND N. SUN: "A 1.4mW 8b 350MS/s loop-unrolled SAR ADC with background offset calibration in 40nm CMOS", 《ESSCIRC CONFERENCE 2016: 42ND EUROPEAN SOLID-STATE CIRCUITS CONFERENCE》 * |
| MASAYA MIYAHARA等: "A low-noise self-calibrating dynamic comparator for high-speed ADCs", 《2008 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE》 * |
| 顾纯辰: "多通道时钟交织SAR ADC的研究与设计", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107863964A (zh) * | 2017-11-10 | 2018-03-30 | 中国电子科技集团公司第五十八研究所 | 可精确控制共模电荷量的全差分电荷传输电路 |
| CN107872226A (zh) * | 2017-11-10 | 2018-04-03 | 中国电子科技集团公司第五十八研究所 | 采用高精度数模混合校准的电荷域流水线adc |
| CN107863962A (zh) * | 2017-11-10 | 2018-03-30 | 中国电子科技集团公司第五十八研究所 | 高精度电荷域流水线adc的电容适配误差校准系统 |
| CN107872226B (zh) * | 2017-11-10 | 2019-09-03 | 中国电子科技集团公司第五十八研究所 | 采用高精度数模混合校准的电荷域流水线adc |
| CN107947793B (zh) * | 2017-11-13 | 2021-02-26 | 苏州云芯微电子科技有限公司 | 一种用于多芯片模数转换器采样相位一致性校准的电路及方法 |
| CN107947793A (zh) * | 2017-11-13 | 2018-04-20 | 苏州云芯微电子科技有限公司 | 一种用于多芯片模数转换器采样相位一致性校准的电路及方法 |
| CN107911117A (zh) * | 2017-11-22 | 2018-04-13 | 成都九芯微科技有限公司 | 一种高位建立时间动态校准电路 |
| CN108566202B (zh) * | 2018-04-12 | 2021-07-30 | 中国电子科技集团公司第三十八研究所 | 快速高精度可变步长的比较器失调电压补偿电路及方法 |
| CN108566202A (zh) * | 2018-04-12 | 2018-09-21 | 中国电子科技集团公司第三十八研究所 | 快速高精度可变步长的比较器失调电压补偿电路及方法 |
| US10623011B2 (en) | 2018-06-20 | 2020-04-14 | Nuvoton Technology Corporation | Successive approximation analog-to-digital converter and calibration method thereof |
| CN110535470A (zh) * | 2019-08-26 | 2019-12-03 | 中国电子科技集团公司第二十四研究所 | 一种比较器时钟产生电路及高速逐次逼近型模数转换器 |
| CN113364460B (zh) * | 2021-05-07 | 2023-05-26 | 西安电子科技大学 | 用于超高速时域交织adc的快速收敛时钟偏差校准方法 |
| CN113364460A (zh) * | 2021-05-07 | 2021-09-07 | 西安电子科技大学 | 用于超高速时域交织adc的快速收敛时钟偏差校准方法 |
| CN113765519A (zh) * | 2021-07-29 | 2021-12-07 | 华东师范大学 | 一种低功耗高精度动态比较器校准电路 |
| CN113765519B (zh) * | 2021-07-29 | 2023-07-25 | 华东师范大学 | 一种低功耗高精度动态比较器校准电路 |
| CN115276615B (zh) * | 2022-09-26 | 2022-12-13 | 成都市安比科技有限公司 | 一种输出无毛刺的低占空比误差的时钟信号倍频电路 |
| CN115276615A (zh) * | 2022-09-26 | 2022-11-01 | 成都市安比科技有限公司 | 一种输出无毛刺的低占空比误差的时钟信号倍频电路 |
| CN116192144A (zh) * | 2023-02-13 | 2023-05-30 | 集益威半导体(上海)有限公司 | 异步逐次逼近式模数转换器 |
| CN116192144B (zh) * | 2023-02-13 | 2024-04-02 | 集益威半导体(上海)有限公司 | 异步逐次逼近式模数转换器 |
| CN116094502A (zh) * | 2023-03-31 | 2023-05-09 | 深圳市九天睿芯科技有限公司 | 动态比较器、模数转换器及电子设备 |
| CN116094502B (zh) * | 2023-03-31 | 2023-06-09 | 深圳市九天睿芯科技有限公司 | 动态比较器、模数转换器及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107241098B (zh) | 2020-10-16 |
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