CN105811978B - 一种用于流水线adc的校准电路设计方法 - Google Patents
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Abstract
本发明涉及模拟集成电路技术领域，具体涉及一种用于流水线ADC的校准电路设计方法。本发明主要包括：建立流水线的ADC行为级模型，构建ADC模拟电路设计参数和数字校准电路设计参数与ADC性能之间的定量关系；获取使ADC功耗最小的模拟电路设计参数和数字校准电路设计参数；根据获得的参数设计电路；通过校准算法和参考DAC获取校准系数；将校准系数写入数字校准电路中。本发明的有益效果为，校准电路大大简化，而且全部在片上实现，因此功耗和面积都极小，相比于传统片上后台校准电路节省功耗和面积50％以上；校准电路只增加ADC core部分10％的面积和5％的功耗，因此基本不会带来额外的芯片面积和功耗；同时校准系统可调整以适应不同的工作环境。
Description
技术领域
本发明涉及模拟集成电路技术领域，具体涉及一种用于流水线ADC的校准电路设计方法。
背景技术
ADC将模拟信号转换成数字信号，广泛应用于通信、信号处理、存储等各类电子系统中，并起着不可替代的作用。当前，电子信息技术发展迅猛，市场迫切需要能与数字电路集成在一起的高速、高精度、低压低功耗ADC。流水线型ADC由于在速度、精度、功耗之间有较好的折中，成为了国内外研究的重点与热点。
流水线ADC的转换精度受到电路中诸多误差的影响，主要包括：热噪声、时钟抖动、开关导通电阻非线性、电容失配、运算放大器(以下简称运放)有限增益、信号建立不完全、运放非线性和失调、比较器失调，以及开关电荷注入与时钟馈通等。其中，电容失配、运放有限增益和信号建立不完全三者引起的误差都可以归纳为级间增益误差，是最重要的误差，也是本发明主要的关注点。通过增大MOS管的尺寸(面积)和电流(功耗)可以在一定程度上减小级间增益误差，但对于达到百兆级别的高速采样和10比特及以上的高精度ADC而言，这种做法根本无法在实际电路中实现，它将导致非常巨大的芯片面积和功耗，完全不能满足片上集成化(SoC)和低功耗的要求。因此，对于10位及以上分辨率的高速ADC而言，为了满足高速采样的需求，通常采用数字校准的方法来保证其精度和降低功耗。
自上世纪90年代以来，发展出了多种数字校准算法来校准级间增益误差，根据校准时是否中断ADC的正常工作可以分为前台校准(Foreground Calibration)和后台校准(Background Calibration)。前台校准时ADC必须首先中断正常工作，同时配合更高精度的参考ADC和FPGA，并输入一组测试信号，通过对比待校准ADC与参考ADC的数字输出，找出校准系数，然后正常工作时关闭参考ADC，再配合FPGA一起使用。后台校准不影响ADC的正常工作，以ADSC调制为代表的伪随机注入校准算法为例，其思想是将一组随机信号加入待校准ADC信号通路，通过数字输出与随机信号的弱相关性计算出校准系数。这两种算法都存在相应缺点：前者需要一个片外或集成在片内的低速高精度ADC作为参考，而参考ADC又需要额外的面积、功耗和校准来保证其精度，大大增加了设计难度；而后者数字算法实现比较复杂，且需要相当长的时间收敛来达到相应精度，若校准的周期过长，会使ADC无法在规定时间内收敛到所需的精度，导致无法实现高速转换。
发明内容
本发明的目前，是为了解决上述现有校准电路功耗太大、实现过于复杂以及校准速度太慢问题，提出一种低功耗、片上集成化(SoC)和校准系数可编程的校准电路设计方法。
本发明的技术方案为：一种用于流水线ADC的校准电路设计方法，其特征在于，包括以下步骤：
a.建立流水线的ADC行为级模型，构建ADC模拟电路设计参数和数字校准电路设计参数与ADC性能之间的定量关系；
b.通过对步骤a建立的行为级模型进行仿真，获取使ADC功耗最小的模拟电路设计参数和数字校准电路设计参数；
c.根据获得的模拟电路设计参数设计模拟电路，根据获得的数字校准电路设计参数设计数字校准电路，所述模拟电路和数字校准电路集成在同一块芯片上；
d.对步骤c中获得的电路进行仿真并将仿真结果与步骤b中对行为级模型进行仿真的结构进行对比，验证电路与行为级模型是否一致，若是，则进入步骤e，若否，则回到步骤a；
e.通过校准算法和参考DAC获取校准系数；
f.将校准系数写入数字校准电路中。
进一步的，所述步骤f为可重复执行步骤，即可重复写入校准系数用于应对不同的工作环境。
本发明的有益效果为，
(1)校准电路大大简化，而且全部在片上实现，因此功耗和面积都极小，相比于传统片上后台校准电路节省功耗和面积50％以上，相比于传统前台校准节省了片外FPGA芯片(同样节省了50％的功耗和面积)；
(2)校准电路只增加ADC core部分10％的面积和5％的功耗，因此基本不会带来额外的芯片面积和功耗；
(3)使用之初通过高精度DAC、FPGA和校准算法得到校准系数，并写入ADC芯片，一旦开始正常工作，ADC不再需要传统片上校准电路或片外FPGA配合便可得到正确的输出编码，相当于实现了实时校准；
(4)当外界工作环境(如温度、电源电压)在一定范围内改变时，ADC性能不会受到影响；而当工作环境改变较大时，只需重新调整校准系数，即可保证ADC获得与在典型工作环境下同等的性能，具有可编程的特性，使用非常便利。
附图说明
图1为流水线ADC原理图；
图2为流水线ADC校准原理示意图；
图3是实施例的ADC模型示意图；
图4为实施例ADC未校准时的动态性能仿真结果示意图；
图5为实施例ADC校准后的动态性能仿真结果示意图；
图6为本发明的ADC设计流程图；
其中，n为流水线ADC的级数，V0表示采样保持电路的输出，Vn为第n级的模拟输出或n+1级的模拟输入，Dn为第n级的数字转换输出，Dn+1表示Flash ADC的数字输出，DigitalCalibration为数字校准电路。
具体实施方式
下面结合附图对本发明进行详细的描述
一个典型的带数字校准模块的流水线ADC如如图1和图2所示，包括前端的采样保持放大器(SHA)、子级(Sub-Stage)、最后一级Flash ADC以及数字校准部分。ADC的输入电压可表示为，
其中，n为流水线ADC的级数，Gi为第i级冗余放大器的冗余增益(级间增益)，G0表示SHA的电压增益，Dn+1表示flash ADC的数字输出，Vref为整个ADC的参考电压(整个ADC的满量程输入为-Vref～+Vref)，Vnoise,out,i为第i级的输出噪声电压值，Di为第i级数字输出，Wi为第i级数字输出的权重，
而加入校准算法后，整个ADC的数字输出码的等效电压可表示成，
其中和分别为Di和Wi对应的向量表示。
对于存在级间增益误差的流水线ADC，Wi作为校准系数来校准级间增益Gi的误差。
因此，由级间增益误差引起的整个ADC的误差可以表示为对于不带校准的流水线ADC，其权重Wi为2的整数次幂，通常通过增大电容面积减小电容失配，通过采用多级运放提高运放增益，从而减小级间增益误差，但这样会大大提高整个芯片的面积和功耗；而带校准的流水线ADC则通过测量真实的级间增益Gi来调整权重系数Wi的值，从而减小级间增益的误差，提高ADC性能，并且降低设计难度、面积以及功耗。
图3是本发明用Matlab Simulink搭建的流水线ADC模型，其核心思想是通过建立ADC行为级的理论模型(特别必须要包含校准模型)以及建立设计参数与性能的定量关系，指导ADC模拟电路(ADC Analog)和校准电路(ADC Digital Calibration)的设计。方法是建立信噪比与各级电容大小及子级摆幅的关系，建立子级运放功耗面积与运放增益速度及负载的关系，建立子级比较器功耗面积与子级位数及比较时间的关系；更加创新的部分是，引入校准后，建立ADC精度与运放增益运放及校准系数位数的关系，建立子级线性度与运放输出摆幅之间的关系。通过最优功耗估计初步确定各子级的相应指标，设计电路，验证模型与电路是否一致。模型的完善和电路的设计是同步进行的。
本发明采用的校准算法为最小均方差(Least-Means Square，以下简称LMS)，算法经过多次迭代得到校准系数W，，即图2中虚线框外部分，用已知的随机输入数字码与ADC的数字输出码做迭代比较，本发明的算法迭代过程如下：
(1)首先初始化，取Wi(0)＝2-i；
(2)对于第k个随机输入Vin(k)和对应的数字输出计算两者的偏差如果error(k)不满足精度要求，则通过迭代的办法更新系数其中step为LMS算法收敛步长；
(3)不断重复上述步骤直至偏差收敛到满足精度要求。
上述在Matlab里建立的ADC模型大幅优化了ADC Analog和ADC DigitalCalibration的设计，可帮助节省芯片的面积和功耗，使性能达到最优。
本发明的流水线ADC模型还有另外一个极好的优势：当工作环境(如电源电压、温度等)在一定范围内变化时，不需要更新校准系数，ADC仍然可以得到精度满足要求的编码结果，而传统的校准方式则必须重新获取校准系数才能工作。这是因为本发明建立了囊括流水线ADC模拟电路和数字校准电路的完整优化模型，而该优化模型具备一定的容错能力，只要外界工作环境的变化不超过Matlab模型的容错范围，仍然可以实现正确的校准功能。其具体原理说明如下：一次校准后，如电源电压、温度发生变化，运放的增益和带宽会相应地发生改变，引起级间增益Gi的变化，在这种情况下，如果依然采用典型工作环境下的校准系数Wi，则新的误差为
其中，errorbyENV表示工作环境改变后的误差，Gi’、Di’、Vout’表示工作环境改变化后Gi、Di、Vout的相应值。影响输出最大的因素就是Gi，而级间增益的误差又可表示为
其中A为运放的直流开环增益，β为反馈系数。通过(4)发现，增大Aβ，减小△(Aβ)可降低误差。因此可以通过调节Matlab模型中的参数，来观察工作环境改变后ADC的性能是否满足要求，最终得到一组最优化的设计参数。这样就实现了当外界工作环境改变后，ADC依然可以实现准确的模数转换。
本发明的ADC模型和校准方案而设计的ADC芯片，能够实现数字校准电路集成在芯片上(SoC)的，仅仅只占整颗芯片面积的10％，极大地节省了芯片面积和整体功耗，而且工作时不需要配合更高精度的DAC/ADC使用；现有的数字校准电路只能在片外通过FPGA/ASIC实现，或者即使能在片上实现，但占用的芯片面积和消耗的功耗几乎跟模拟电路(ADCAnalog)一样大，而且工作时还必须配合更高精度的DAC/ADC实时使用，在高速低功耗片上系统不具备优势。
本发明的校准电路实现如下：
(1)设计校准电路时，只需在片上实现如图2所示虚线框内的向量乘法器的功能，即以及能够存储校准系数的寄存器单元，实现方式是通过数字综合(Synthesizing)，注意本发明所采用向量乘法是浮点运算；
(2)图2虚线框以外的部分则完全不用在片上设计实现，芯片流片后，在ADC初始使用前在片外配合高精度DAC和FPGA芯片，通过LMS算法进行一次校准，即可获得正确的校准系数向量
(3)最后，将校准系数写入片上的数字电路(第一步通过综合已完成的)，这样本发明的完整片上数字校准电路就实现了。ADC开始正常工作后，所有片外的电路(高精度DAC和FPGA)都不再需要，这样就大幅节省了功耗和面积。
本发明的校准电路具体解释如下：1)向量乘法器与传统流水线ADC中的移位相加器相似，不同的是前者的权重是浮点数，而后者的权重是2的整数次幂；向量乘法器具有电路实现简单、面积小、功耗低、延迟短(只额外增加一个周期的延迟)等优点，在片上实现具有极大的优势。2)校准系数是在初始使用前在片外配合其他芯片通过迭代运算来获得的，芯片流片后，在待校准流水线ADC输入端级联一个高精度的参考DAC，以随机数发生器产生的一组随机数字码作为参考DAC的输入，将待校准流水线ADC的实际输出与期望输出的数字编码进行比较，并做LMS运算，经多次迭代得到一组符合精度要求的校准系数。3)最后将校准系数向量写入片内数字电路，这样ADC即可开始正常工作(高速转换和高速校准)，并且不再需要任何的片外辅助电路。
本发明的校准电路配合前述的ADC模型，即可实现最优化设计、高速校准、超低功耗(节省50％)、更小芯片面积(节省50％)、片上集成以及不易受外界工作环境影响等诸多有点。
另外在电路设计时，可通过以下技术进一步减小外界环境(电源电压、温度等)对一次校准后ADC精度的影响：
(1)令运放输入对管沟道长度取最小尺寸以减小Cp，增大β；
(2)使用折叠式共源共栅结构和增益增强型辅助运放增大前几级运放的直流开环增益A，但不用太大，太大会增加功耗，需要配合ADC模型来确定；
(3)采用镜像偏置电路控制运放尾电流，或采用ROB技术使过驱动电压恒定，减小温度和工作电压对直流开环增益A的影响；
(4)优化运放管子参数与直流工作点，使各个工艺角级间增益与典型工作环境下级间增益偏差尽可能小。
图4和图5分别是流水线ADC再校准前和校准后(采用图2校准模型以及图3所述校准电路)的动态性能仿真图(SNDR)。对比两张图，可以看到该本发明所述校准设计的确能有效抑制高速工作下流水线ADC因级间增益误差引起的谐波失真，大幅提高了整个ADC芯片的有效精度(ENOB)。
图6是应用本发明的设计流程图：先建立本发明创立的流水线ADC模型(含模拟电路和数字校准电路)，通过模型找到最优化的设计方案，满足高速校准、超低功耗和不易受外界工作环境影响的要求；然后按照模型方案开始设计ADC电路，其中数字校准电路采用本发明独创的片上集成化设计，通过数字综合的方式来实现；接着芯片流片后，ADC初始使用前配合高精度DAC和FPGA，利用LMS算法，找到正确的校准系数向量然后再写入到片上数字校准电路里；最后，ADC芯片正式使用时，不需要配合DAC和FPGA，自己单独工作即可，所有的模数转换和校准算法技术均在片上实现，相比于传统设计，节省面积和功耗达50％，并且性能不易不受到外界工作环境改变的影响。
Claims (2)
1.一种用于流水线ADC的校准电路设计方法，其特征在于，包括以下步骤：
a.建立流水线的ADC行为级模型，构建ADC模拟电路设计参数和数字校准电路设计参数与ADC性能之间的定量关系；具体包括：建立信噪比与各级电容大小及子级摆幅的关系，建立子级运放功耗面积与运放增益速度及负载的关系，建立子级比较器功耗面积与子级位数及比较时间的关系，建立ADC精度与运放增益运放及校准系数位数的关系，建立子级线性度与运放输出摆幅之间的关系；
b.通过对步骤a建立的行为级模型进行仿真，获取使ADC功耗最小的模拟电路设计参数和数字校准电路设计参数；
c.根据获得的模拟电路设计参数设计模拟电路，根据获得的数字校准电路设计参数设计数字校准电路，所述模拟电路和数字校准电路集成在同一块芯片上；
d.对步骤c中获得的电路进行仿真并将仿真结果与步骤b中对行为级模型进行仿真的结构进行对比，验证电路与行为级模型是否一致，若是，则进入步骤e，若否，则回到步骤a；
e.通过校准算法和参考DAC获取校准系数，具体为：
(1)首先初始化，取校准系数Wi(0)＝2-i；
(2)对于第k个随机输入Vin(k)和对应的数字输出计算两者的偏差Din(k)＝Vin(k)，如果error(k)不满足精度要求，则通过迭代的办法更新系数其中step为LMS算法收敛步长；
(3)不断重复上述步骤直至偏差收敛到满足精度要求；
f.将校准系数写入数字校准电路中。
2.根据权利要求1所述的一种用于流水线ADC的校准电路设计方法，其特征在于，所述步骤f为可重复执行步骤，即可重复写入校准系数用于应对不同的工作环境。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20190301 |