CN106444344B - 一种基于自偏置频率锁定环的高稳定时钟产生电路 - Google Patents

Abstract

本发明公开了一种基于自偏置频率锁定环的高稳定时钟产生电路，包括压控振荡器、分频器、频率‑电压转换电路和输出缓冲驱动电路，其中压控振荡器、分频器和频率‑电压转换电路构成频率‑电压‑频率相互转换的自偏置闭环调节结构；压控振荡器在频率‑电压转换电路输出的直流电压信号控制下产生五路分相均匀的高频时钟信号；分频器用于将压控振荡器输出的一路高频时钟信号转换为低频时钟信号；频率‑电压转换电路用于将分频器输出的低频时钟信号转换为直流电压信号；输出缓冲驱动电路用于输出压控振荡器产生的另外四路高频时钟信号。本发明在一定程度上解决了传统基于频率锁定环的时钟产生电路在抖动、功耗和频率漂移方面难以权衡的问题。

Description

一种基于自偏置频率锁定环的高稳定时钟产生电路

技术领域

本发明涉及一种基于自偏置频率锁定环的高稳定时钟产生电路，适合为TDC时间检测量化提供分相均匀的高稳定时钟信号。

背景技术

基于CMOS工艺的环形振荡器具有结构简单、功耗低和易于集成的优点，在大规模数字系统中时钟信号产生、通信系统中数据恢复以及数模混合集成电路领域得到广泛的应用。在不同的应用背景下，时钟信号的性能需求也不尽相同。在微处理器中，时钟的频率直接决定了系统的响应速度。在开关电源中，时钟信号的脉宽将直接影响输出电压的稳定性。在数模混合集成电路中，时钟的抖动特性将直接影响测量的精准度。在超高速串行传输接口中，时钟的歪斜将影响数据的恢复过程。因此在国内外工程研究领域中，高性能的时钟产生电路研究具有十分重要的意义。

然而，常规的环形振荡器存在静态振荡频率点漂移与动态噪声较大的问题，而且在环境温度、工艺变化以及电源电压波动的情况下，工作频率点难以稳定。为解决这个问题，需对压控环形振荡器引入闭环控制，调节并稳定其振荡频率。传统环形振荡器采用锁相环、延迟锁相环和频率锁定环三种闭环控制方式。这三种闭环控制方式实现的电路面积和功耗相对较大，使得传统时钟产生电路在抖动、功耗和频率漂移三方面难以权衡。

传统的频率锁定环需要外部提供一个对工艺、电源电压和温度不敏感的电压参考信号，同时内部需要一个高增益、低失调电压的误差放大器，这两个模块对电路性能的影响显著，较高的性能要求进一步增加了系统的设计难度。

发明内容

发明目的：为了较好解决传统基于频率锁定环的时钟产生电路在抖动、功耗和频率漂移方面难以权衡的问题，本发明提供了一种基于自偏置频率锁定环的高稳定时钟产生电路，采用频率-电压-频率相互转化的自偏置结构，无需外部电压基准和内部误差放大器，在精简电路结构的前提下，将环路极点数减小为单极点系统，环路无条件稳定，适合为TDC时间检测量化提供分相均匀的高稳定时钟信号。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种基于自偏置频率锁定环的高稳定时钟产生电路，包括压控振荡器、分频器、频率-电压转换电路(Frequency-Voltage-Converter，FVC)和输出缓冲驱动电路，其中压控振荡器、分频器和频率-电压转换电路构成频率-电压-频率相互转换的自偏置闭环调节结构；所述压控振荡器在频率-电压转换电路输出的直流电压信号控制下产生五路分相均匀的高频时钟信号；所述分频器用于将压控振荡器输出的一路高频时钟信号f_osc转换为低频时钟信号f_div；所述频率-电压转换电路用于将分频器输出的低频时钟信号f_div转换为直流电压信号V_CTRL；所述输出缓冲驱动电路用于输出压控振荡器产生的五路高频时钟信号。

本发明提供的电路无需外部电压基准和内部误差放大器，电路结构极为精简，且噪声源和环路极点数相对于现有技术有所减少，系统简化为单极点系统，无条件稳定。

具体的，所述压控振荡器为完全对称匹配结构，包括核心电路、第一偏置电路和输出缓冲驱动电路；核心电路由五级电流饥饿型延迟单元串联而成，每一级延迟单元有两个输入端和一个输出端，第一级延迟单元的第一输入端接接门控信号EN(用于控制该压控振荡器的开启和关断)，其余四级延迟单元的第一输入端接电源电压VDD(在保证电路结构对称的同时做到延时匹配)，第一级延迟单元的输出端接第二级延迟单元的第二输入端，第二级延迟单元的输出端接第三级延迟单元的第二输入端，第三级延迟单元的输出端接第四级延迟单元的第二输入端，第四级延迟单元的输出端接第五级延迟单元的第二输入端，第五级延迟单元的输出端接第一级延迟单元的第二输入端；每一级延迟单元的输出端连接一个输出缓冲驱动电路，用于输出高频时钟信号；第一偏置电路采用电压-电流转换电路，将直流电压信号V_CTRL转换为两个偏置电压信号，两个偏置电压信号分别接每一级延迟单元的充电管栅极和放电管栅极，为每一级延迟单元提供恒定的充电电流和放电电流，实现对每一级延迟单元延迟时间的调整。

本发明采用的压控振荡器，采用门控的方式降低功耗，同时可以通过偏置电路合理地调节压控振荡器的调谐增益。

具体的，所述频率-电压转换电路包括第二偏置电路、数控电流源、充放电电路和时序逻辑控制模块；

所述第二偏置电路采用带隙基准产生近似与温度无关的偏置电压V_ref；

所述数控电流源包括恒流PMOS管和数控PMOS开关管；恒流PMOS管包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5，数控PMOS开关管包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10；第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的栅极均接偏置电压V_ref，源极均接电源电压VDD；第一PMOS管MP1的漏极接第六PMOS管MP6的源极，第二PMOS管MP2的漏极接第七PMOS管MP7的源极，第三PMOS管MP3的漏极接第八PMOS管MP8的源极，第四PMOS管MP4的漏极接第九PMOS管MP9的源极，第五PMOS管MP5的漏极接第十PMOS管MP10的源极；第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10的漏极相接后输出偏置电流I_ref，栅极分别接一路外部控制信号，通过外部控制信号调节偏置电流的大小；

所述充放电电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第十一PMOS管MP11、第一电容C1和第二电容C2；第一NMOS管MN1的栅极接第二控制信号Φ₂，漏极接第一电容C1的一端，源极接地GND；第二NMOS管MN2的栅极接第一控制信号Φ₁，漏极接第一电容C1的一端，源极接第三NMOS管MN3的漏极；第三NMOS管MN3的栅极接第一控制信号Φ₁的反相信号漏极接第二NMOS管MN2的源极，源极接第二电容C2的一端，且第三NMOS管的源极和漏极短接(用以消除第一控制信号Φ₁引入的时钟馈通引起的第二电容C2两端电压的波动)；第四NMOS管MN4的栅极接低频时钟信号f_div，漏极接偏置电流I_ref，源极接第一电容C1的一端；第十一PMOS管MP11的栅极接低频时钟信号f_div，源极接偏置电流I_ref，漏极接地GND；第一电容C1的一端接第四NMOS管MN4的漏极，另一端接地GND；第二电容C2的一端接第三NMOS管MN3的源极，另一端接地GND，第二电容C2两端电压为直流电压信号V_CTRL；

所述时序控制模块包括第一迟单元延迟τ₁、第二延迟单元τ₂、三输入与非门、二输入与非门、缓冲器、第一反相器和第二反相器；低频时钟信号f_div接缓冲器的输入端，门控信号EN的反相信号ENb接三输入与非门的第一输入端；缓冲器的输出端分为两个支路，第一支路接第一迟单元延迟τ₁的输入端，第二支路接三输入与非门的第二输入端；第一迟单元延迟τ₁的输出端分为两个支路，第一支路接三输入与非门的第三输入端，第二支路接第一反相器的输入端；三输入与非门的输出端输出第一控制信号Φ₁，第一控制信号Φ₁经第二反相器后输出第一控制信号Φ₁的反相信号第一反相器的输出端分为两个支路，第一支路接二输入与非门的第一输入端，第二支路接第二延迟单元τ₂的输入端；第二延迟单元τ₂的输出端接二输入与非门的第二输入端；二输入与非门的输出端输出第二控制信号Φ₂。

本发明采用的频率-电压转换电路，在低频时钟信号f_div的控制下依次交替打开第四NMOS管MN4和第十一PMOS管MP11，第一控制信号Φ₁和第二控制信号Φ₂为依次交替出现的窄脉冲；在第二控制信号Φ₂高电平期间，第一NMOS管MN1打开，对第一电容C1进行放电；在第一控制信号Φ₁高电平期间，第二NMOS管MN2打开，使第一电容C1和第二电容C2之间发生电荷共享；稳态时，第二电容C2两端的直流电压信号V_CTRL在第二NMOS管MN2关断时保持恒定，在下次门控信号EN开启压控振荡器时，可直接作用于压控振荡器，使其达到稳定输出的启动时间几乎为0；同时偏置电流I_ref通过数控电流源调节，保持了频率锁定环传输增益和输出范围可调的特性，适合为TDC时间检测量化提供分相均匀的高稳定时钟信号。

具体的，所述分频器采用两级D触发器级联的方式实现对高频时钟信号f_osc的四分频，降低频率-电压转换电路的工作频率，适应电容充放电瞬态延迟相应的需求。

有益效果：本发明提供的基于自偏置频率锁定环的高稳定时钟产生电路，相对于现有技术，具有如下优势：1、采用频率-电压-频率相互转换的自偏置结构，无需内部误差放大器，节省了版图面积并降低了系统功耗；2、噪声源和环路的极点数量减少，系统为单极点系统，环路无条件稳定，同时通过合理的优化带宽可以使输出时钟的抖动更低；3、通过数控方式调节频率-电压转换电路偏置电流的大小，保持了频率锁定环频率传输增益和输出范围可调节的特性。

附图说明

图1为压控振荡器的电路结构示意图；

图2为压控振荡器中电流饥饿型延迟单元的电路结构示意图；

图3为频率-电压转换电路的电路结构示意图；

图4为频率-电压转换电路中时序控制模块的电路结构示意图；

图5为频率-电压转换电路的工作时序图；

图6为电流模基准的电路示意图，6(a)为电流模基准的拓扑结构，6(b)为简单的两级运算放大器；

图7为本发明的电路结构示意图；

图8为本发明的自偏置原理示意图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如图7所示为一种基于自偏置频率锁定环的高稳定时钟产生电路，包括压控振荡器、分频器、频率-电压转换电路和输出缓冲驱动电路，无需外部电压基准和内部误差放大器，采用压控振荡器、分频器和频率-电压转换电路构成频率-电压-频率相互转换的自偏置闭环调节结构，即通过压控振荡器的调谐曲线与频率-电压转换特性曲线的交点决定频率锁定环的输出频率。

所述压控振荡器为完全对称匹配结构，包括核心电路、第一偏置电路和输出缓冲驱动电路，核心电路由五级电流饥饿型延迟单元串联而成；第一偏置电路采用电压-电流转换电路，将直流电压信号V_CTRL转换为两个偏置电压信号，两个偏置电压信号分别接每一级延迟单元的充电管栅极和放电管栅极，为每一级延迟单元提供恒定的充电电流和放电电流，实现对每一级延迟单元延迟时间的调整。压控振荡器输出的一路高频时钟信号f_osc经分频器分配后，被频率-电压转换电路采集，经过时序逻辑控制模块后控制充放电电路对第一电容C1进行充放电，然后再通过电荷共享使第二电容C2得到与低频时钟信号f_div成正比的直流电压信号V_CTRL。输出缓冲驱动电路将压控振荡器产生的五路高频时钟信号(即频率锁定环的输出频率，也即压控振荡器的输出频率)输出供给外部观测或负载驱动。

与传统结构的频率锁定环相比，本案由于采用频率-电压-频率相互转换的自偏置闭环调节结构，无需采用外部电压基准和内部误差放大器，电路结构更加精简，噪声源和环路极点数量减少，环路无条件稳定，同时通过对偏置电流的调节，保持了频率锁定环传输增益和输出范围可调的特性，适合为TDC时间检测应用提供多分相的高稳定时钟信号。

所述压控振荡器的具体结构如图1所示，包括核心电路、第一偏置电路和输出缓冲驱动电路，其中核心电路由五级电流饥饿型延迟单元串联而成，延迟单元的具体结构如图2所示，采用饥饿型与非门进行设计，其充电电流和放电电流由第一偏置电路产生。为了考虑了门控信号EN对起振的控制，第一级延迟单元采用二输入与非门，其第一输入端接门控信号EN。为了使每一级延时单元的延时匹配，将第二级延迟单元到第五级延迟单元改用同样的与非门实现。当门控信号EN为低电平时，压控振荡器关断，ABCDE节点状态依次为10101，为初始状态；当门控信号EN为高电平时，压控振荡器开启，ABCDE节点状态从初始状态依次发生变化

如图2所示，由运算放大器OP、第一电阻R1和电流镜构成的电压转电流支路在直流电压信号V_CTRL发生变化时，使得第一偏置电路产生的两个偏置电压信号VP和VN相应发生改变，进而改变每一级延时单元的充电电流和放电电流，实现对延迟单元延迟时间的调整。

高频时钟信号f_osc随直流电压信号V_CTRL近似线性地发生变化，可以通过式(1)近似线性地描述：

f_osc≈f_min+k_VCOV_CTRL (1)

其中：f_min为压控振荡器的最小振荡频率，k_VCO为压控振荡器的输出频率随控制电压变化的增益。

频率-电压转换电路的电路示意图如图3所示：当低频时钟信号f_div为高电平时，第四NMOS管MN4导通，偏置电流I_ref对第一电容C1充电，第一电容C1两端电压线性增加，得到第一电容C1的最大充电电压为：

其中：C₁为第一电容C1的电容值，α为低频时钟信号f_div的占空比，T为低频时钟信号f_div的时钟周期；分频器输出的低频时钟信号f_div近似为方波，因此有：

当低频时钟信号f_div为低电平时，第四NMOS管MN4关断，第十一PMOS管MP11打开，充电结束，第一电容C1在第二NMOS管MN2打开之前保持电压不变。低频时钟信号f_div为低电平时通过时序控制模块进行如下的电路处理：

①当第一控制信号Φ₁为高电平且第二控制信号Φ₂为低电平时，此时第一NMOS管MN1关断且第二NMOS管MN2导通，第一电容C1和第二电容C2之间发生电荷共享，直至第一电容C1两端电压V_C1和第二电容C2两端电压V_C2相等；

②当第一控制信号Φ₁为低电平且第二控制信号Φ₂为高电平时，此时第一NMOS管MN1导通且第二NMOS管MN2关断，第一电容C1对地放电，第二电容C2上的电荷保持；

③当第一控制信号Φ₁为低电平且第二控制信号Φ₂为低电平时：此时，第一NMOS管MN1和第二NMOS管MN2均关断，第一电容C1在低频时钟信号f_div的高电平期间充电、在低频时钟信号f_div的低电平期间保持电压不变，第二电容C2在此期间保持电压不变；

④重复过程①②和③，当时间趋于无穷时，在第二NMOS管MN2关断之后且在第一NMOS管MN1打开之前，第二电容C2两端的稳态输出电压V_OUT(t)趋于第一电容C1两端电压V_C1。稳态时，稳态输出电压V_OUT(t)可近似表示为：

用于产生第一控制信号Φ₁和第二控制信号Φ₂的电路结构如图4所示，图5为频率-电压转换电路的工作时序图。低频时钟信号f_div接缓冲器的输入端，门控信号EN的反相信号ENb接三输入与非门的第一输入端；缓冲器的输出端分为两个支路，第一支路接第一迟单元延迟τ₁的输入端，第二支路接三输入与非门的第二输入端；第一迟单元延迟τ₁的输出端分为两个支路，第一支路接三输入与非门的第三输入端，第二支路接第一反相器的输入端；三输入与非门的输出端输出第一控制信号Φ₁，第一控制信号Φ₁经第二反相器后输出第一控制信号Φ₁的反相信号第一反相器的输出端分为两个支路，第一支路接二输入与非门的第一输入端，第二支路接第二延迟单元τ₂的输入端；第二延迟单元τ₂的输出端接二输入与非门的第二输入端；二输入与非门的输出端输出第二控制信号Φ₂。

频率-电压转换电路的充电电流由第一PMOS管MP1～第五PMOS管MP5提供，通过电流模基准提供近似与温度无关的偏置电压V_ref，使频率-电压转换电路受温度的影响降低，实现简单的温度补偿。电流模基准采用图6的结构实现，其中6(a)为电流模基准的拓扑结构，6(b)为简单的两级运算放大器。

如图7所示，由压控振荡器、分频器和频率-电压转换电路构成了频率-电压-频率相互转换的自偏置闭环调节结构，压控振荡器输出的高频时钟信号f_osc经过分频器分频以后，被频率-电压转换器采集，产生一个直流电压信号V_CTRL，该直流电压信号V_CTRL反过来控制压控振荡器产生振荡信号。该自偏置闭环调节结构的自偏置原理如图8所示，频率锁定环的输出频率由压控振荡器的调谐特性曲线与频率-电压转换电路的频率电压转换曲线的交点决定，一定程度上抑制了系统外物理量变化对输出频率的影响。整个电路采用闭环控制的方式，将压控振荡器的输出频率随控制电压(直流电压信号V_CTRL)变化的增益k_VCO设计为正，对应延迟单元的延迟时间的增益设计为负，控制电压增大则延迟时间减小、输出频率提高。将频率-电压转换电路的输出电压随输入频率变化的增益k_FVC设计为负，即输入频率增加则输出电压减小。分频器是频率的线性变换，主要改变稳态条件下的静态工作点。将压控振荡器、分频器和频率-电压转换电路串接后整体构成闭环反馈，环路最终可以锁定到固定的频率点，此时曲线只有一个交点，没有简并点。

当工艺角发生变化时，压控振荡器的输出频率降低，锁定频率会从f₀漂移至f₁，为了保证工艺角发生变化时锁定频率仍能够达到f₀，需要改变频率-电压转换电路的环路参数，使频率-电压转换电路的频率电压转换曲线从图中的FVC移动到FVC'。信号CW<4：0>用于控制第六PMOS管MP6～第十PMOS管MP10的关断与导通，进而调节偏置电流I_ref使频率-电压转换电路的环路参数发生改变，在实现工艺补偿的同时可以使频率锁定环的输出频率随偏置电流I_ref的变化而发生改变。

当频率锁定环锁定时，频率-电压转换电路的稳态输出电压控制压控振荡器产生稳定的时钟信号，结合式(1)可得：

其中：N为分频器的分频比。通过改变偏置电流I_ref的大小恢复频率锁定环的频率可调特性。

对于频率-电压转换电路，小信号传递函数如式(6)所示：

其中：p_FVC为频率-电压转换电路的主极点，K_FVC为频率-电压转换电路的输出电压随输入频率的增益，k_FVC值为负实现反相传递信号功能。频率-电压转换电路存在唯一的左半平面极点，为自偏置频率锁定环系统的主极点，同时由于压控振荡器的调谐增益为负值，环路为闭环负反馈单极点系统，无条件稳定。因此，为了实现输出频率的精准调节，应尽可能提高环路增益。环路传递函数可以由等式(7)给出：

其中：k_Loop＝-NI_refk_VCO/(2C₁f_osc ²)为环路增益，p_Loop＝p_FVC＝(f_osc/N)ln(1+C₁/C₂)为环路的-3dB带宽。可以看出，为实现较高的振荡频率，需要设计一个大的偏置电流I_ref和小的电容C₁。同时为了平衡速度和频率调节的精准度，需要使C₁＝C₂。

与通过外部电压基准实现输出频率宽范围可调，同时利用内部模块中的偏置电路小范围修调特定输出频率的传统频率锁定环不同，本案的自偏置结构的频率锁定环由于没有采用外部电压基准，系统没有宽范围调节输出频率的特点，但保留了交点静态频率微调节的能力。同时，由于自偏置结构频率锁定环无需采用内部误差放大器，环路增益减小，但是系统交点静态频率点只有一个，只能微调输出频率，因此自偏置频率锁定环对压控振荡器的动态范围要求很窄，无需宽范围调节，即压控振荡器中延迟单元的调节范围变小，k_VCO的值相对变大，这弥补了环路增益过小的缺点。过大的k_VCO不利于系统有效地抑制噪声，会使输出时钟信号的抖动性能变差，因此需要合理地调节压控振荡器的增益，使系统增益在瞬态响应、噪声抑制和输出频率精准调节三方面得到很好的平衡。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种基于自偏置频率锁定环的高稳定时钟产生电路，其特征在于：包括压控振荡器、分频器、频率-电压转换电路和输出缓冲驱动电路，其中压控振荡器、分频器和频率-电压转换电路构成频率-电压-频率相互转换的自偏置闭环调节结构；所述压控振荡器在频率-电压转换电路输出的直流电压信号控制下产生五路分相均匀的高频时钟信号；所述分频器用于将压控振荡器输出的一路高频时钟信号f_osc转换为低频时钟信号f_div；所述频率-电压转换电路用于将分频器输出的低频时钟信号f_div转换为直流电压信号V_CTRL；所述输出缓冲驱动电路用于输出压控振荡器产生的五路高频时钟信号；

所述压控振荡器为完全对称匹配结构，包括核心电路、第一偏置电路和输出缓冲驱动电路；核心电路由五级电流饥饿型延迟单元串联而成，每一级延迟单元有两个输入端和一个输出端，第一级延迟单元的第一输入端接接门控信号EN，其余四级延迟单元的第一输入端接电源电压VDD，第一级延迟单元的输出端接第二级延迟单元的第二输入端，第二级延迟单元的输出端接第三级延迟单元的第二输入端，第三级延迟单元的输出端接第四级延迟单元的第二输入端，第四级延迟单元的输出端接第五级延迟单元的第二输入端，第五级延迟单元的输出端接第一级延迟单元的第二输入端；每一级延迟单元的输出端连接一个输出缓冲驱动电路，用于输出高频时钟信号；第一偏置电路采用电压-电流转换电路，将直流电压信号V_CTRL转换为两个偏置电压信号，两个偏置电压信号分别接每一级延迟单元的充电管栅极和放电管栅极，为每一级延迟单元提供恒定的充电电流和放电电流，实现对每一级延迟单元延迟时间的调整。

2.根据权利要求1所述的基于自偏置频率锁定环的高稳定时钟产生电路，其特征在于：所述频率-电压转换电路包括第二偏置电路、数控电流源、充放电电路和时序逻辑控制模块；

所述第二偏置电路采用带隙基准产生偏置电压V_ref；

所述数控电流源包括恒流PMOS管和数控PMOS开关管；恒流PMOS管包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5，数控PMOS开关管包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10；第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的栅极均接偏置电压V_ref，源极均接电源电压VDD；第一PMOS管MP1的漏极接第六PMOS管MP6的源极，第二PMOS管MP2的漏极接第七PMOS管MP7的源极，第三PMOS管MP3的漏极接第八PMOS管MP8的源极，第四PMOS管MP4的漏极接第九PMOS管MP9的源极，第五PMOS管MP5的漏极接第十PMOS管MP10的源极；第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10的漏极相接后输出偏置电流I_ref，栅极分别接一路外部控制信号，通过外部控制信号调节偏置电流的大小；

所述充放电电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第十一PMOS管MP11、第一电容C1和第二电容C2；第一NMOS管MN1的栅极接第二控制信号Φ₂，漏极接第一电容C1的一端，源极接地GND；第二NMOS管MN2的栅极接第一控制信号Φ₁，漏极接第一电容C1的一端，源极接第三NMOS管MN3的漏极；第三NMOS管MN3的栅极接第一控制信号Φ₁的反相信号漏极接第二NMOS管MN2的源极，源极接第二电容C2的一端，且第三NMOS管的源极和漏极短接；第四NMOS管MN4的栅极接低频时钟信号f_div，漏极接偏置电流I_ref，源极接第一电容C1的一端；第十一PMOS管MP11的栅极接低频时钟信号f_div，源极接偏置电流I_ref，漏极接地GND；第一电容C1的一端接第四NMOS管MN4的漏极，另一端接地GND；第二电容C2的一端接第三NMOS管MN3的源极，另一端接地GND，第二电容C2两端电压为直流电压信号V_CTRL；

所述时序控制模块包括第一迟单元延迟τ₁、第二延迟单元τ₂、三输入与非门、二输入与非门、缓冲器、第一反相器和第二反相器；低频时钟信号f_div接缓冲器的输入端，门控信号EN的反相信号ENb接三输入与非门的第一输入端；缓冲器的输出端分为两个支路，第一支路接第一迟单元延迟τ₁的输入端，第二支路接三输入与非门的第二输入端；第一迟单元延迟τ₁的输出端分为两个支路，第一支路接三输入与非门的第三输入端，第二支路接第一反相器的输入端；三输入与非门的输出端输出第一控制信号Φ₁，第一控制信号Φ₁经第二反相器后输出第一控制信号Φ₁的反相信号第一反相器的输出端分为两个支路，第一支路接二输入与非门的第一输入端，第二支路接第二延迟单元τ₂的输入端；第二延迟单元τ₂的输出端接二输入与非门的第二输入端；二输入与非门的输出端输出第二控制信号Φ₂。

3.根据权利要求1所述的基于自偏置频率锁定环的高稳定时钟产生电路，其特征在于：所述分频器采用两级D触发器级联的方式实现对高频时钟信号f_osc的四分频。