CN109245724B - 一种自适应偏置宽频压控振荡器电路 - Google Patents

一种自适应偏置宽频压控振荡器电路 Download PDF

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Abstract

本发明涉及一种自适应偏置宽频压控振荡器电路，包括压控振荡器电路和自适应偏置电路。压控振荡器电路根据外部输入信号VCP调整负载电阻的大小，改变三个延迟单元的延时，产生与VCP相对应频率的振荡信号CLK和CLKN；自适应偏置电路通过对CLK和CLKN信号的交叉点检测，自适应调节输出VFB，VFB控制压控振荡器电路尾电流源大小。本发明通过压控振荡器电路输出信号的频率和摆幅反馈调节压控振荡器电路中尾电流源的偏置电压，稳定了输出信号的占空比，改善了振荡器的相位噪声性能，与固定偏置电压相比扩展了振荡频率范围，满足高速时钟处理电路等多种应用需求，实现了自适应偏置的高性能压控振荡器电路。

Description

一种自适应偏置宽频压控振荡器电路
技术领域
本发明涉及一种自适应偏置宽频压控振荡器电路，属于高速时钟处理技术领域。
背景技术
应用于无线通信设备和雷达等军用设备的高速时钟信号的稳定性至关重要。在高频系统应用中，为实现电路性能的优化，常采用锁相环技术实现低抖动多相位高稳定时钟。压控振荡器作为锁相环的核心模块，其性能直接影响高速时钟信号性能。
传统的压控环形振荡器采用固定大小的尾电流源，受电流影响，电路的输出摆幅在整个频率调节范围变化相当大，会使得压控振荡器输出共模信号变化，振荡信号占空比不再保持50％，相位噪声恶化，同时受电流大小的限制，压控振荡器的振荡频率范围变小，限制了其在宽频系统中的应用。因此采用能随输出信号的频率和振幅变化而变化尾电流会扩展压控振荡器的振荡频率，改善相位噪声性能，满足高速时钟信号性能需求。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供一种自适应偏置宽频压控振荡器电路，该电路满足了不同振荡频率振幅一致的要求，扩展了压控振荡器频率调节范围。
本发明的技术解决方案是：一种自适应偏置宽频压控振荡器电路，包括压控振荡器电路、自适应偏置电路；
在初始工作时，自适应偏置电路根据外部输入偏置电压VB1、VB2产生初始输出信号VFB并输出至压控振荡器电路；
压控振荡器电路，根据外部输入信号VCP和自适应偏置电路输出信号VFB的大小，产生与之对应频率的振荡信号CLK、CLKN；
自适应偏置电路，在外部输入偏置电压VB1、VB2的作用下，根据压控振荡器电路输出信号CLK、CLKN的振荡幅度，产生决定压控振荡器电路尾电流源大小的偏置信号VFB。
进一步的，还包括开关单元，通过开关单元控制压控振荡器电路的通断，使得压控振荡器电路在应用系统中能够被独立关断。
优选的，所述的自适应偏置电路包括偏置电路、自适应调节电路、交叉点检测电路；
偏置电路对外部输入偏置电压VB1、VB2进行电压电流转换，为自适应调节电路提供合适的工作电流；
交叉点检测电路通过对CLK、CLKN的交叉点检测，将交叉点偏高或偏低的信号反馈到自适应调节电路；
自适应调节电路，根据交叉点偏高或偏低信号产生决定压控振荡器电路尾电流源大小的偏置信号VFB。
优选的，所述的交叉点检测电路包括4个PMOS管Mc1～Mc4组成的一个交叉点偏低检测单元，4个NMOS管Md2～Md5组成的一个交叉点偏高检测单元；
交叉点偏低检测单元中的PMOS管Mc1的漏极与Mc3的源极相接，Mc2的漏极与Mc4的源极相接，Mc1、Mc2的源极接电源电压VDD，Mc1、Mc4的栅极接压控振荡器电路的输出信号CLKN，Mc2、Mc3的栅极接压控振荡器电路的输出信号CLK，Mc3、Mc4的漏极相接作为交叉点偏低检测单元的输出；
交叉点偏高检测单元中的NMOS管Md4的漏极与Md2的源极相接，Md5的漏极与Md3的源极相接，Md4、Md5的源极接地电位GND，Md3、Md4的栅极接压控振荡器电路的输出信号CLKN，Md2、Md5的栅极接压控振荡器电路的输出信号CLK，Md3、Md2的漏极相连作为交叉点偏高检测单元的输出。
优选的，还可以包括多个交叉点偏低检测单元和交叉点偏高检测单元，交叉点偏低检测单元与交叉点偏高检测单元的数量不是必须完全一致；所有交叉点偏低检测单元的输出合成一路输出作为交叉点偏低信号反馈到自适应调节电路；所有叉点偏高检测单元的输出合成一路输出作为交叉点偏高信号反馈到自适应调节电路。
优选的，所述的自适应调节电路包括5个PMOS管Mb1～Mb4、Mc5、5个NMOS管Mb5～Mb8、Md1；
Mc5的源极与交叉点偏低检测电路输出的交叉点偏低信号合成一路并接入Mb1的栅极；Mb1源极接电源电压VDD，漏极与Mb3的源极相连；Mb2的源极接电源电压VDD，漏极与Mb4的源极相连，栅极接外部输入偏置电压VB1；Mb3、Mb4的栅极接外部输入偏置电压VB2、Mb3漏极与Mb5的漏极、Mc5的栅极相连、Mb4漏极与Mb6的漏极、Md1的栅极相连；
Mb5的源极与Mb7的漏极相连；Mb6源极与Mb8的漏极相连；Mb7源极接地电位GND；Mb8源极接地电位GND；
Md1的源极与交叉点偏高检测电路输出的交叉点偏高信号合成一路并接入Mb8的栅极；Mb5、Mb6的栅极接偏置电路的第一路输出，Mb7的栅极接偏置电路的第二路输出；Mc5与Md1的漏极连接在一起并作为自适应调节电路的输出端VFB。
优选的，所述的偏置电路包括4个PMOS管Ma1～Ma4、4个NMOS管Ma5～Ma8；
Ma1源极接电源电压VDD，栅极与Ma2的栅极共同连接外部偏置信号VB1，漏极与Ma3的源极相连；Ma2源极接电源电压VDD，漏极与Ma4的源极相连；Ma3栅极与Ma4的栅极共同连接外部偏置信号VB2，漏极与Ma5的栅极、Ma5的漏极、Ma6的栅极、Ma7的栅极相连并作为偏置电路的第一路输出；Ma4漏极与Ma7的漏极、Ma8的栅极相连并作为偏置电路的第二路输出；Ma5源极与Ma6的漏极相连；Ma6源极接地电位GND；Ma7源极与Ma8的漏极相连；Ma8源极接地电位GND。
优选的，所述的压控振荡器电路，包括第一延迟单元DELAY1、第二延迟单元DELAY2、第三延迟单元DELAY3；第一非门INV1和第二非门INV2；第一缓冲器BUF1和第二缓冲器BUF2；
第一延迟单元DELAY1、第二延迟单元DELAY2、第三延迟单元DELAY3依次串联形成一个闭环，前级延迟单元的正相输出端Vop接后级延迟单元的反相输入端Vin，前级延迟单元的反相输出端Von接后级延迟单元的正相输入端Vip；每个延迟单元的偏置端口Vfb连接外部输入信号VFB，负载端口Vcp连接外部输入信号VCP；其中第三延迟单元DELAY3的正相输出端Vop连接第一非门INV1、第一非门INV1的输出连接第一缓冲器BUF1，第一缓冲器BUF1的输出作为压控振荡器电路的CLK输出端；第三延迟单元DELAY3的反相输出端Von连接第二非门INV2、第二与门INV2的输出连接第二缓冲器BUF2，第二缓冲器BUF2的输出作为压控振荡器电路的CLKN输出端。
优选的，还包括第四延迟单元DELAY4，第一延迟单元DELAY1、第二延迟单元DELAY2、第三延迟单元DELAY3、第四延迟单元DELAY4依次串联形成一个闭环，其中第四延迟单元DELAY4的正相输出端Vop接第一延迟单元DELAY1的正相输入端Vip，反相输出端Von接第一延迟单元DELAY1的反相输入端Vin，第四延迟单元DELAY4的正相输出端Vop连接第一非门INV1、第一非门INV1的输出连接第一缓冲器BUF1，第一缓冲器BUF1的输出作为压控振荡器电路的CLK输出端；第四延迟单元DELAY4的反相输出端Von连接第二非门INV2、第二与门INV2的输出连接第二缓冲器BUF2，第二缓冲器BUF2的输出作为压控振荡器电路的CLKN输出端。
优选的，所有延迟单元结构相同，均包括PMOS管M1、M2、M3、M4，NMOS管M5、M6、M7；
M1源极接电源电压VDD，栅极与M4的栅极共同连接负载端口Vcp，漏极与M2的漏极、M3的栅极、M5的漏极共同连接到Von端，作为延迟单元的反相输出；M2源极接电源电压VDD，栅极与M3的漏极、M4的漏极、M6的漏极共同连接到Vop端，作为延迟单元的正相输出；M3源极接电源电压VDD；M4源极接电源电压VDD；M5源极与M6的源极、M7的漏极相连，栅极与输入端口Vip相连；M6栅极与输入端口Vin相连；M7源极接地电位GND，栅极与输入端口Vfb相连。
本发明与现有技术相比的有益效果是：
(1)本发明中的自适应偏置电路，通过对压控振荡器电路输出振荡信号的振幅调节，使得输出频率范围内的振荡信号占空比趋于50％，提高了相位噪声性能。
(2)本发明相比于固定偏置的压控振荡器电路，避免了因压控振荡器电路中延迟单元的尾电流过大或过小造成振荡器不能正常振荡的情况，扩展了压控振荡器电路工作频率，实现1GHz～7GHz范围的正常工作。
(3)本发明将压控振荡器电路的输出自动反馈到自适应偏置电路，通过对输出信号的交叉点检测，将交叉点偏高或偏低的信号反馈到自适应调节部分，因此提高了输出反馈信号的灵活性，使得压控振荡器电路能够灵活适应不同的振荡频率。
(4)本发明采用新颖的自适应偏置电路，电路由数字电路实现，无直流信号通路，节省了调节电路部分的功耗，提高了电流的利用率。
(5)本发明增加了可关断功能，与传统的压控振荡器电路相比，本发明增加了关断开关，使得在系统应用中，不需要断电操作即可关断压控振荡器电路，使得本发明能够方便应用于锁相环等高稳定时钟系统。
附图说明
图1为本发明一种自适应偏置宽频压控振荡器电路结构图；
图2为本发明压控振荡器电路示意图；
图3为本发明延迟单元电路示意图；
图4为本发明自适应偏置电路示意图；
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公共的实施方式作进一步详细描述。
参照图1，示出了本发明实施例中一种自适应偏置宽频压控振荡器电路的结构框图。在本实施例中，所述的自适应偏置宽频压控振荡器电路，包括压控振荡器电路、自适应偏置电路。
在初始工作时，自适应偏置电路根据外部输入偏置电压VB1、VB2产生初始输出信号VFB并输出至压控振荡器电路；
压控振荡器电路，根据外部输入信号VCP和自适应偏置电路输出信号VFB的大小，产生与之对应频率和振幅的振荡信号CLK、CLKN；
自适应偏置电路，在外部输入偏置电压VB1、VB2的作用下，根据压控振荡器电路输出信号CLK、CLKN的振荡幅度，产生决定压控振荡器电路尾电流源大小的偏置信号VFB。
本发明通过对CLK、CLKN的交叉点检测，判断振荡信号的共模电平是否合适，通过自适应调节部分调节反馈信号VFB，VFB控制压控振荡器电路尾电流的大小，稳定了振荡信号的振幅。
参照图2，示出了本发明实施例中一种压控振荡的电路图。在本实施例中，所述的压控振荡器电路，包括第一延迟单元DELAY1、第二延迟单元DELAY2、第三延迟单元DELAY3；第一非门INV1和第二非门INV2；第一缓冲器BUF1和第二缓冲器BUF2。
DELAY1，用于接收VFB、VCP、VOP3、VON3四个信号，其中Vfb端口连接VFB，Vcp端口连接VCP，Vin端口连接VOP3，Vip端口连接VON3，输出VOP1、VON1；
DELAY 2，用于接收VFB、VCP、VOP1、VON1四个信号，其中Vfb端口连接VFB，Vcp端口连接VCP，Vin端口连接VOP1，Vip端口连接VON1，输出VOP2、VON2；
DELAY 3，用于接收VFB、VCP、VOP2、VON2四个信号，其中Vfb端口连接VFB，Vcp端口连接VCP，Vin端口连接VOP2，Vip端口连接VON2，输出VOP3、VON3；
INV1，用于接收VOP3，输出VV1；
INV2，用于接收VON3，输出VV2；
BUF1，用于接收VV1，输出CLK；
BUF2，用于接收VV2，输出CLKN。
本发明中输入信号VCP的值影响压控振荡器电路的振荡频率，VFB的值影响压控振荡器电路的振幅。
参照图3，示出了本发明实施例中一种延迟单元的电路图。在本实施例中，所述三个延迟单元结构相同，均包括PMOS管M1、M2、M3、M4，NMOS管M5、M6、M7；
M1源极接电源电压VDD，栅极与M4的栅极共同连接输入端口Vcp，漏极与M2的漏极、M3的栅极、M5的漏极共同连接到Von端，作为延迟单元的输出；M2源极接电源电压VDD，栅极与M3的漏极、M4的漏极、M6的漏极共同连接到Vop端，作为延迟单元的输出；M3源极接电源电压VDD；M4源极接电源电压VDD；M5源极与M6的源极、M7的漏极相连，栅极与输入端口Vip相连；M6栅极与输入端口Vin相连；M7源极接地电位GND，栅极与输入端口Vfb相连。
根据不同的应用需求，本发明上述延迟单元的数量可以为3个或者4个或者5个；当为5个时，5个延迟单元同3个类似依次串联形成一个闭环，前后级延迟单元的连接以及第5个延迟单元与后续非门、缓冲器的连接均于上述3个延迟单元相同。当为4个时，按照上述原则连接过程中只需变动改变第4个延迟单元的正相输出端Vop接第一延迟单元DELAY1的正相输入端Vip，反相输出端Von接第一延迟单元DELAY1的反相输入端Vin。
本发明输入信号VCP影响延迟单元的负载电阻大小，通过改变每级延迟单元的RC(电阻电容)常数，改变延时大小。加入了交叉耦合负载结构，通过正反馈，减小了振荡信号上升下降时间。
参照图4，示出了本发明实施例中的一种自偏置电路的电路图。在本实施例中，所述的自偏置电路，包括PMOS管Ma1、Ma2、Ma3、Ma4、Mb1、Mb2、Mb3、Mb4、Mc1、Mc2、Mc3、Mc4、Mc5，NMOS管Ma5、Ma6、Ma7、Ma8、Mb5、Mb6、Mb7、Mb8、Md1、Md2、Md3、Md4、Md5；
Ma1源极接电源电压VDD，栅极与Ma2的栅极、Mb2的栅极共同连接外部偏置信号VB1，漏极与Ma3的源极相连；Ma2源极接电源电压VDD，漏极与Ma4的源极相连；Ma3栅极与Ma4的栅极、Mb3的栅极、Mb4的栅极共同连接外部偏置信号VB2，漏极与Ma5的栅极、Ma5的漏极、Ma6的栅极、Ma7的栅极、Mb5的栅极、Mb6的栅极相连；Ma4漏极与Ma7的漏极、Ma8的栅极、Mb7的栅极相连；Ma5源极与Ma6的漏极相连；Ma6源极接地电位GND；Ma7源极与Ma8的漏极相连；Ma8源极接地电位GND。
Mb1源极接电源电压VDD，栅极与Mc3的漏极、Mc4的漏极、Mc5的源极相连，漏极与Mb3的源极相连；Mb2源极接电源电压VDD，漏极与Mb4的源极相连；Mb3漏极与Mb5的漏极、Mc5的栅极相连；Mb4漏极与Mb6的漏极、Md1的栅极相连；Mb5源极与Mb7的漏极相连；Mb6源极与Mb8的漏极相连；Mb7源极接地电位GND；Mb8源极接地电位GND，栅极与Md1的源极、Md2的漏极、Md3的漏极相连。
Mc1源极接电源电压VDD，栅极与Mc4的栅极、Md3的栅极、Md4的栅极共同连接压控振荡器电路的输出信号CLKN，漏极与Mc3的源极相连；Mc2源极接电源电压VDD，栅极与Mc3的栅极、Md2的栅极、Md5的栅极共同连接压控振荡器电路的输出信号CLK，漏极与Mc4的源极相连；Mc5漏极与Md1的漏极共同连接到VFB端，作为自适应偏置电路的输出；Md2源极与Md4的漏极相连；Md3源极与Md5的漏极相连；Md4源极接地电位GND；Md5源极接地电位GND。
本发明中的自适应偏置电路可以通过压控振荡器电路的输出自适应调整反馈信号，影响压控振荡器电路尾电流的大小。
由此可见，本发明中的自适应偏置电路，通过对压控振荡器电路输出振荡信号的交叉点检测，将交叉点偏高或偏低的信号反馈到自适应调节部分，自适应调节部分改变输出信号的大小，提高了输出反馈信号的灵活性，使得压控振荡器电路尾电流源能够灵活适应不同的振荡频率，稳定了压控振荡器电路的振幅，提高了压控振荡器电路的相位噪声性能。
其次，本发明中的自适应偏置电路，通过自适应尾电流可调技术，避免了因为固定尾电流过大或过小造成压控振荡器电路不能正常振荡的情况，扩展了压控振荡器电路的频率调节范围。
本发明加入了关断开关，与传统压控振荡器相比，本发明不需要断电即可关断压控振荡器电路。关断开关由一个PMOS管和一个NMOS管组成，PMOS的源极接电源电压VDD，栅极接关断信号Voff1，漏极接第三延迟单元的正相输出端Vop；NMOS管的源极接地电位GND，栅极接关断信号Voff2，漏极接第三延迟单元的反相输出端Von；其中Voff1和Voff2为反相输入信号，当Voff1和Voff2分别为高电平和低电平时，电路正常工作，当Voff1和Voff2分别为低电平和高电平时，电路被关断。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (7)

1.一种自适应偏置宽频压控振荡器电路，其特征在于：包括压控振荡器电路、自适应偏置电路；
在初始工作时，自适应偏置电路根据外部输入偏置电压VB1、VB2产生初始输出信号VFB并输出至压控振荡器电路；
压控振荡器电路，根据外部输入信号VCP和自适应偏置电路输出信号VFB的大小，产生与之对应频率的振荡信号CLK、CLKN-；
自适应偏置电路，在外部输入偏置电压VB1、VB2的作用下，根据压控振荡器电路输出信号CLK、CLKN的振荡幅度，产生决定压控振荡器电路尾电流源大小的偏置信号VFB；
所述的自适应偏置电路包括偏置电路、自适应调节电路、交叉点检测电路；
偏置电路对外部输入偏置电压VB1、VB2进行电压电流转换，为自适应调节电路提供合适的工作电流；
交叉点检测电路通过对CLK、CLKN的交叉点检测，将交叉点偏高或偏低的信号反馈到自适应调节电路；
自适应调节电路，根据交叉点偏高或偏低信号产生决定压控振荡器电路尾电流源大小的偏置信号VFB；
所述的交叉点检测电路包括4个PMOS管Mc1～Mc4组成的一个交叉点偏低检测单元，4个NMOS管Md2～Md5组成的一个交叉点偏高检测单元；
交叉点偏低检测单元中的PMOS管Mc1的漏极与Mc3的源极相接，Mc2的漏极与Mc4的源极相接，Mc1、Mc2的源极接电源电压VDD，Mc1、Mc4的栅极接压控振荡器电路的输出信号CLKN，Mc2、Mc3的栅极接压控振荡器电路的输出信号CLK，Mc3、Mc4的漏极相接作为交叉点偏低检测单元的输出；
交叉点偏高检测单元中的NMOS管Md4的漏极与Md2的源极相接，Md5的漏极与Md3的源极相接，Md4、Md5的源极接地电位GND，Md3、Md4的栅极接压控振荡器电路的输出信号CLKN，Md2、Md5的栅极接压控振荡器电路的输出信号CLK，Md3、Md2的漏极相连作为交叉点偏高检测单元的输出；
所述的自适应调节电路包括5个PMOS管Mb1～Mb4、Mc5、5个NMOS管Mb5～Mb8、Md1；
Mc5的源极与交叉点偏低检测电路输出的交叉点偏低信号合成一路并接入Mb1的栅极；Mb1源极接电源电压VDD，漏极与Mb3的源极相连；Mb2的源极接电源电压VDD，漏极与Mb4的源极相连，栅极接外部输入偏置电压VB1；Mb3、Mb4的栅极接外部输入偏置电压VB2、Mb3漏极与Mb5的漏极、Mc5的栅极相连、Mb4漏极与Mb6的漏极、Md1的栅极相连；
Mb5的源极与Mb7的漏极相连；Mb6源极与Mb8的漏极相连；Mb7源极接地电位GND；Mb8源极接地电位GND；
Md1的源极与交叉点偏高检测电路输出的交叉点偏高信号合成一路并接入Mb8的栅极；Mb5、Mb6的栅极接偏置电路的第一路输出，Mb7的栅极接偏置电路的第二路输出；Mc5与Md1的漏极连接在一起并作为自适应调节电路的输出端VFB。
2.根据权利要求1所述的一种自适应偏置宽频压控振荡器电路，其特征在于：还包括开关单元，通过开关单元控制压控振荡器电路的通断，使得压控振荡器电路在应用系统中能够被独立关断。
3.根据权利要求1所述的一种自适应偏置宽频压控振荡器电路，其特征在于：包括多个交叉点偏低检测单元和交叉点偏高检测单元，交叉点偏低检测单元与交叉点偏高检测单元的数量不是必须完全一致；所有交叉点偏低检测单元的输出合成一路输出作为交叉点偏低信号反馈到自适应调节电路；所有叉点偏高检测单元的输出合成一路输出作为交叉点偏高信号反馈到自适应调节电路。
4.根据权利要求1所述的一种自适应偏置宽频压控振荡器电路，其特征在于：所述的偏置电路包括4个PMOS管Ma1～Ma4、4个NMOS管Ma5～Ma8；
Ma1源极接电源电压VDD，栅极与Ma2的栅极共同连接外部偏置信号VB1，漏极与Ma3的源极相连；Ma2源极接电源电压VDD，漏极与Ma4的源极相连；Ma3栅极与Ma4的栅极共同连接外部偏置信号VB2，漏极与Ma5的栅极、Ma5的漏极、Ma6的栅极、Ma7的栅极相连并作为偏置电路的第一路输出；Ma4漏极与Ma7的漏极、Ma8的栅极相连并作为偏置电路的第二路输出；Ma5源极与Ma6的漏极相连；Ma6源极接地电位GND；Ma7源极与Ma8的漏极相连；Ma8源极接地电位GND。
5.根据权利要求1或2所述的一种自适应偏置宽频压控振荡器电路，其特征在于：所述的压控振荡器电路，包括第一延迟单元DELAY1、第二延迟单元DELAY2、第三延迟单元DELAY3；第一非门INV1和第二非门INV2；第一缓冲器BUF1和第二缓冲器BUF2；
第一延迟单元DELAY1、第二延迟单元DELAY2、第三延迟单元DELAY3依次串联形成一个闭环，前级延迟单元的正相输出端Vop接后级延迟单元的反相输入端Vin，前级延迟单元的反相输出端Von接后级延迟单元的正相输入端Vip；每个延迟单元的偏置端口Vfb连接外部输入信号VFB，负载端口Vcp连接外部输入信号VCP；其中第三延迟单元DELAY3的正相输出端Vop连接第一非门INV1、第一非门INV1的输出连接第一缓冲器BUF1，第一缓冲器BUF1的输出作为压控振荡器电路的CLK输出端；第三延迟单元DELAY3的反相输出端Von连接第二非门INV2、第二与门INV2的输出连接第二缓冲器BUF2，第二缓冲器BUF2的输出作为压控振荡器电路的CLKN输出端。
6.根据权利要求5所述的一种自适应偏置宽频压控振荡器电路，其特征在于：还包括第四延迟单元DELAY4，第一延迟单元DELAY1、第二延迟单元DELAY2、第三延迟单元DELAY3、第四延迟单元DELAY4依次串联形成一个闭环，其中第四延迟单元DELAY4的正相输出端Vop接第一延迟单元DELAY1的正相输入端Vip，反相输出端Von接第一延迟单元DELAY1的反相输入端Vin，第四延迟单元DELAY4的正相输出端Vop连接第一非门INV1、第一非门INV1的输出连接第一缓冲器BUF1，第一缓冲器BUF1的输出作为压控振荡器电路的CLK输出端；第四延迟单元DELAY4的反相输出端Von连接第二非门INV2、第二与门INV2的输出连接第二缓冲器BUF2，第二缓冲器BUF2的输出作为压控振荡器电路的CLKN输出端。
7.根据权利要求5或6所述的一种自适应偏置宽频压控振荡器电路，其特征在于：所有延迟单元结构相同，均包括PMOS管M1、M2、M3、M4，NMOS管M5、M6、M7；
M1源极接电源电压VDD，栅极与M4的栅极共同连接负载端口Vcp，漏极与M2的漏极、M3的栅极、M5的漏极共同连接到Von端，作为延迟单元的反相输出；M2源极接电源电压VDD，栅极与M3的漏极、M4的漏极、M6的漏极共同连接到Vop端，作为延迟单元的正相输出；M3源极接电源电压VDD；M4源极接电源电压VDD；M5源极与M6的源极、M7的漏极相连，栅极与输入端口Vip相连；M6栅极与输入端口Vin相连；M7源极接地电位GND，栅极与输入端口Vfb相连。
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