CN104135277A - 一种片上基准时钟产生电路及方法 - Google Patents

Abstract

本发明公开了一种片上基准时钟产生电路及方法，所述片上基准时钟产生电路包括由多个延时单元级联而成的全差分环形振荡电路(10)、分别与每一延时单元连接的温度补偿电路(20)、与最后一级延时单元的两个输出端连接的比较器(30)以及与所述比较器(30)的输出端连接的延时锁相环(40)。实施本发明的有益效果是，通过采用温度补偿的方法实现振荡电路的片上集成，且结合延时锁相环对相位抖动的低通滤波特性，在相对较低复杂度的条件下，实现了完全片上集成、高稳定度的片上基准时钟产生电路。

Description

一种片上基准时钟产生电路及方法

技术领域

本发明涉及一种能够实现高稳定度、全集成以及低成本片上基准时钟信号的片上基准时钟产生电路及方法。

背景技术

对于大多数系统级芯片设计来说，振荡电路是必不可少的组成部分，它能为芯片提供时钟。在无线射频通信系统中，基准时钟的稳定度决定了频率合成的精度，影响数据传输与处理的准确性。在数字系统中，系统的稳定可靠工作也严重依赖时钟的稳定度。当前主要有两种方式为系统提供基准时钟：晶体和振荡电路。

晶体可以分为有源晶体和无源晶体，其中有源晶体的振荡频率随温度、工艺及电源电压的变化具有极高的稳定度，因而高精度、高稳定系统中多采用晶体振荡器产生电路系统所需的基准时钟，但缺点是晶体与现有集成电路工艺无法兼容，因此系统集成度无法提高，成本较高。

随着集成电路工艺的不断发展和成熟，集成到片上的振荡电路也得到了大量使用。但是在目前大量使用的标准CMOS工艺中，在工艺、电源电压和温度变化条件下，实现高稳定度的片上基准时钟产生电路仍然面临着诸多挑战。针对以上问题，目前主要采用基于RC自校准的方法设计的片上振荡器，但该方法需要片外具有的较小温度系数的分立电阻和电容，而分立器件的使用不利于集成度的提高和降低成本，且额外的校准电路又占用较大的芯片面积。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种能够实现高稳定度、全集成以及低成本片上基准时钟信号的片上基准时钟产生电路及方法。

本发明解决其技术问题所采用的技术方案是：构造一种片上基准时钟产生电路，包括由多个延时单元级联而成的全差分环形振荡电路、分别与每一延时单元连接的温度补偿电路、与最后一级延时单元的两个输出端连接的比较器以及与所述比较器的输出端连接的延时锁相环；

所述温度补偿电路用于输出随温度变化的控制电压至所述全差分环形振荡电路；

所述全差分环形振荡电路用于根据接收到的所述控制电压输出差分时钟信号至所述比较器；

所述比较器用于将接收到的所述差分时钟信号转换为轨到轨方波信号至所述延时锁相环；

所述延时锁相环用于根据接收到的所述轨到轨方波信号输出稳定的基准时钟信号。

在上述片上基准时钟产生电路中，每一延时单元均包括晶体管M1～M7，其中：所述晶体管M7的栅极与所述温度补偿电路的输出端连接，所述晶体管M7的源极与电源连接，所述晶体管M7的漏极分别与所述晶体管M3、M4、M5以及晶体管M6的源极连接，所述晶体管M3的栅极分别与所述晶体管M3的漏极、所述晶体管M4的漏极、所述晶体管M5的栅极以及所述晶体管M1的漏极连接，所述晶体管M6的栅极分别与所述晶体管M6的漏极、所述晶体管M5的漏极、所述晶体管M4的栅极以及所述晶体管M2的漏极连接；

其中：所述晶体管M1的栅极和晶体管M2的栅极为延时单元的两个输入端，延时单元根据所述两个输入端接收的输入信号的电平导通或者截止以控制该延时单元输出节点的寄生电容的放电；通过控制流过所述晶体管M3和晶体管M6的电流大小以控制该延时单元输出节点的寄生电容的充电，进而调整所述全差分振荡电路输出的差分时钟信号的频率。

在上述片上基准时钟产生电路中，所述延时单元输出节点包括第一输出节点和第二输出节点，其中：所述第一输出节点为所述晶体管M3和所述晶体管M1的连接点，所述第二输出节点为所述晶体管M6和所述晶体管M2的连接点。

在上述片上基准时钟产生电路中，每一延时单元均还包括晶体管M8、M9和晶体管M10以及开关S1、S2和开关S3；其中：所述开关S1的一端、开关S2的一端及开关S3的一端均与所述温度补偿电路的输出端连接，所述开关S1的另一端与所述晶体管M8的栅极连接，所述开关S2的另一端与所述晶体管M9的栅极连接，所述开关S3的另一端与所述晶体管M10的栅极连接；所述晶体管M8、M9及晶体管M10的源极均与所述电源连接，所述晶体管M8、M9及晶体管M10的漏极均与所述晶体管M7的漏极连接。

在上述片上基准时钟产生电路中，所述晶体管M1和晶体管M2为N型MOS管，所述晶体管M3～晶体管M10均为P型MOS管。

在上述片上基准时钟产生电路中，所述温度补偿电路包括用于输出偏置电压的偏置电路、与所述偏置电路连接，且用于对接收到的所述偏置电压进行隔离放大的隔离放大单元以及与所述隔离放大单元连接，且用于输出随温度变化的控制电压的控制电压产生电路。

在上述片上基准时钟产生电路中，所述偏置电路包括晶体管M1’～M4’以及电阻R4，所述隔离放大单元包括运算放大器以及电阻R2和电阻R3，所述控制电压产生电路包括晶体管M5’、三极管Q1以及电阻R1，其中：所述晶体管M3’、M4’和晶体管M5’为P型MOS管，所述晶体管M1’和M2’为N型MOS管，所述三极管Q1为PNP型三极管；

所述晶体管M3’和晶体管M4’的源极均与电源连接，所述晶体管M3’的栅极和所述晶体管M4’的栅极连接，所述晶体管M3’的漏极分别与所述晶体管M1’的漏极和栅极连接，所述晶体管M4’的漏极分别与其栅极及所述晶体管M2’的漏极连接，所述晶体管M1’的栅极和所述晶体管M2’的栅极连接，所述晶体管M2’的源极经所述电阻R4接地，所述晶体管M1’的源极接地；所述运算放大器的同相输入端与所述晶体管M4’的漏极连接，所述运算放大器的输出端经串联连接的电阻R2和电阻R3接地，所述运算放大器的反相输入端与所述电阻R2和电阻R3的连接点连接；所述晶体管M5’的源极与所述运算放大器的输出端连接，所述晶体管M5’的栅极与其漏极连接，所述晶体管M5’的漏极经所述电阻R1与所述三极管Q1的发射极连接，所述三极管Q1的基极与集电极连接并接地，所述晶体管M5’的漏极输出电压为所述温度补偿电路输出的所述控制电压。

在上述片上基准时钟产生电路中，所述延时锁相环包括依次电连接的鉴频、鉴相器、电荷泵控制电路、环路滤波器、电压-电流转换模块及延时线；

所述鉴频、鉴相器用于比较比较器输出的所述轨到轨方波信号与所述延时锁相环输出的所述基准时钟信号的相位，并根据比较结果控制所述电荷泵电路对所述环路滤波器的充、放电，所述环路滤波器输出电压给所述电压-电流转换模块，所述电压-电流转换模块将所述环路滤波器输出的电压的变化转换成电流的变化，再通过所述延时线控制延时线延时的变化以得到高稳定度的基准时钟信号。

在上述片上基准时钟产生电路中，所述电荷泵控制电路包括第一电流源和第二电流源，晶体管M1”和M2”，其中：所述晶体管M1”为P型MOS管，所述晶体管M2”为N型MOS管，所述第一电流源与所述晶体管M1”的源极连接，所述晶体管M1”的漏极分别与所述晶体管M2”的漏极和所述环形滤波器连接，所述晶体管M2”的源极经所述第二电流源接地，所述晶体管M1”的栅极和晶体管M2”的栅极与所述鉴频、鉴相器的输出端连接。

在上述片上基准时钟产生电路中，所述环形滤波器包括电阻R及晶体管M3”和晶体管M4”，其中：所述电阻R的一端分别与所述晶体管M1”的漏极、所述晶体管M4”的栅极以及所述电压-电流转换模块连接，所述电阻R的另一端与所述晶体管M3”的栅极连接，所述晶体管M3”的源极和漏极以及所述晶体管M4”的源极和漏极均接地，所述晶体管M3”和晶体管M4”为N型MOS管。

还提供一种片上基准时钟产生方法，所述方法包括：

温度补偿电路输出随温度变化的控制电压；

全差分环形振荡电路根据所述控制电压输出差分时钟信号；

比较器将所述差分时钟信号转换为轨到轨方波信号；

延时锁相环以所述轨到轨方波信号为参考时钟信号，输出稳定的基准时钟信号。

实施本发明的片上基准时钟产生电路及方法，具有以下有益效果：通过采用温度补偿的方法实现振荡电路的片上集成，且结合延时锁相环对相位抖动的低通滤波特性，在不额外增加电路复杂度的条件下，实现了完全片上集成、高稳定度的片上基准时钟产生电路。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是本发明一种片上基准时钟产生电路实施例的结构示意图；

图2是图1中每个延时单元的电路示意图；

图3是图1中温度补偿电路的电路示意图；

图4是图1中延时锁相环的电路示意图。

具体实施方式

为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本发明的具体实施方式。

如图1所示，为本发明一种片上基准时钟产生电路实施例的结构示意图，该片上基准时钟产生电路包括由多个完全相同的延时单元级联而成的全差分环形振荡电路10、分别与每一延时单元连接的温度补偿电路20、与最后一级延时单元的两个输出端连接的比较器30以及与比较器30的输出端连接的延时锁相环40。其中：因全差分环形振荡电路10由多个完全相同的延时单元级联而成，使得在温度补偿电路20的控制下，能够获得具有稳定的差分时钟信号，从功耗、面积及起振条件等折中考虑，在本实施例中全差分环形振荡电路10优选为采用3个延时单元11至13级联而成，如图1所示。

具体地，从第一级延时单元11的两个输出端输出的信号被供给至第二级延时单元12的两个输入端，从第二级延时单元12的两个输出端输出的信号被供给至第三级延时单元13的两个输入端，从第三级(最后一级)延时单元13的两个输出端输出的信号又被供给至第一级延时单元11的两个输入端。第一级延时单元11的两个输出端和第二级延时单元12的两个输出端输出的信号分别被供给至相反相位的输入端，第三级延时单元13的两个输出端输出的信号以反相状态被供给至第一级延时单元11的两个输入端，即每一级延时单元输出的正相端连接下一级的反相输入端，每一级输出的反相端连接下一级的正相输入端，该结构具有较高的对共模噪声和偶次谐波的抑制能力。

如图2所示，为图1中每个延时单元的电路示意图，每个延时单元均包括晶体管M1～M10，其中：在本实施例中，晶体管M1和晶体管M2为N型MOS管，晶体管M3～晶体管M10均为P型MOS管。具体地，晶体管M7的栅极与温度补偿电路20的输出端连接，晶体管M7的源极与电源V_DD连接，晶体管M7的漏极分别与晶体管M3、M4、M5以及晶体管M6的源极连接，晶体管M3的栅极分别与晶体管M3的漏极、晶体管M4的漏极、晶体管M5的栅极以及晶体管M1的漏极连接，晶体管M6的栅极分别与晶体管M6的漏极、晶体管M5的漏极、晶体管M4的栅极以及晶体管M2的漏极连接，晶体管M1和M2的源极接地。另外，开关S1～S3及晶体管M8～M10用于进行频率调节，在温度补偿电路20输出的控制电压Vc恒定时，通过数字逻辑控制S1～S3的开关状态可以修正在工艺及制造过程引起的频率偏差。开关S1的一端、开关S2的一端及开关S3的一端均与温度补偿电路20的输出端连接，开关S1的另一端与晶体管M8的栅极连接，开关S2的另一端与晶体管M9的栅极连接，开关S3的另一端与晶体管M10的栅极连接；晶体管M8、M9及晶体管M10的源极均与电源V_DD连接，晶体管M8、M9及晶体管M10的漏极均与晶体管M7的漏极连接。

在上述电路中，每个延时单元从两个输入端获得的差分输入信号Vip、Vin分别供给晶体管M1和M2的栅极，并分别在第一输出节点Von及第二输出节点Vop输出信号，第一输出节点为晶体管M3和晶体管M1的连接点，第二输出节点为晶体管M6和晶体管M2的连接点。其中：晶体管M1和晶体管M2为输入信号对管，通过差分输入信号Vip、Vin来分别控制晶体管M1和M2的开启或关断，从而控制输出节点Von、Vop的寄生电容的放电；晶体管M3和M6以二极管形式连接，电流通过晶体管M3和M6向输出节点Von、Vop的寄生电容充电，因此，在器件参数一定的情况下，可以通过控制流过晶体管M3和M6电流的大小来调节晶体管M3和M6的等效电阻，进而改变充电的时间常数，达到调整振荡频率的目的。

在正常情况下，开关S1和开关S2处于断开状态，开关S3处于闭合状态，但在温度补偿电路输出的控制电压Vc一定的条件下，可以通过数字逻辑控制开关S1至开关S3的开关状态来调节振荡频率，修正在工艺及制造过程中引起的频率偏差。根据电路结构，通过控制开关S1至S3的开关状态便可以控制流过晶体管M3和M6的电流的大小，进而调节晶体管M3和M6的等效电阻，从而实现调整振荡频率的目的，在该过程中，开关S1调节电流的能力最小，开关S3调节电流的能力最大。以第一级延时单元11为例，第一级延时单元输出节点Von的寄生电容主要包括第一级延时单元11中晶体管M3和M5的寄生电容以及下一级即第二级延时单元12中晶体管M1的寄生电容；第一级延时单元输出节点Vop的寄生电容主要包括本级即第一级延时单元11中晶体管M4和M6栅-源极间的寄生电容及下一级即第二级延时单元12中晶体管M2等效为到地的寄生电容。

在图2中，晶体管M4和M5构成锁存器，可以迅速将输出节点Vop、Von拉高，从而增大输出节点Vop、Von的输出摆幅，提高了该全差分环形振荡器的信噪比。此外，由温度补偿电路20输出的控制电压Vc通过控制晶体管M7至M10的栅极电压来控制延时单元的电流大小(流过晶体管M3和M6的电流之和)，从而控制延时时间。因此，在器件参数确定(MOS管宽长比)的情况下，由于温度变化将导致晶体管载流子迁移率、阈值电压、栅氧化层电容等参数发生微弱的改变，因此，由图2所示的由多个延时单元级联构成的全差分环形振荡电路，在控制电压Vc保持恒定的情况下，全差分环形振荡电路10输出的差分时钟信号频率将随温度而变化。

而本发明通过采用温度补偿电路20，从而使全差分环形振荡电路10输出的差分时钟信号频率随温度变化保持恒定，即振荡信号频率随温度变化保持恒定。如图3所示，为图1中温度补偿电路20的电路示意图，用于输出随温度变化的控制电压Vc给每一延时单元，该温度补偿电路20包括依次连接的偏置电路201、隔离放大单元202及控制电压产生电路203，偏置电路201用于输出偏置电压给隔离放大单元202，隔离放大单元202用于将接收到的偏置电压进行隔离放大后输出给控制电压产生电路203，控制电压产生电路203将从隔离放大单元202接收到的电压作为电源电压，输出控制电压Vc。具体地，偏置电路201包括晶体管M1’～M4’以及电阻R4，隔离放大单元202包括运算放大器U1以及电阻R2和电阻R3，控制电压产生电路203包括晶体管M5’、三极管Q1以及电阻R1，其中：晶体管M3’、M4’和晶体管M5’为P型MOS管，晶体管M1’和M2’为N型MOS管，三极管Q1为PNP型三极管。具体地，晶体管M3’和晶体管M4’的源极均与电源V_DD连接，晶体管M3’的栅极和晶体管M4’的栅极连接，晶体管M3’的漏极分别与晶体管M1’的漏极和栅极连接，晶体管M4’的漏极分别与其栅极及晶体管M2’的漏极连接，晶体管M1’的栅极和晶体管M2’的栅极连接，晶体管M2’的源极经电阻R4接地，晶体管M1’的源极接地。运算放大器U1的同相输入端与晶体管M4’的漏极连接，运算放大器U1的输出端经串联连接的电阻R2和电阻R3接地，运算放大器U1的反相输入端与电阻R2和电阻R3的连接点连接；晶体管M5’的源极与运算放大器U1的输出端连接，晶体管M5’的栅极与其漏极连接，晶体管M5’的漏极经电阻R1与三极管Q1的发射极连接，三极管Q1的基极与集电极连接并接地，晶体管M5’的漏极输出电压即为温度补偿电路20输出的控制电压Vc。

在上述温度补偿电路中，隔离放大单元202检测晶体管M4’栅-源极电压并放大得到V_TREF。V_TREF与工艺角相关，其在给控制电压产生电路203提供电源电压的同时也实现了工艺补偿，由于三极管Q1基极与发射极间固有的电压V_BE具有负温度特性，通过调节控制电压产生电路203中P型MOS管M5’的宽长比以及电阻R1的大小，进而可以调节输出的控制电压Vc的斜率。

结合图2和图3，最终可以实现全差分环形振荡电路输出的振荡频率随温度变化时的恒定，其具体实现过程如下：根据图2的电路示意图，可以将每一延时单元的延时时间常数等效为：

τ＝RC_L  (1)

其中：C_L为延时单元输出节点电容总和，R为晶体管M6跨导g_m6的倒数，其关系式为：

$R=1/g_{m6}=1/\left[{\mathrm{\μ}}_p{C}_{\mathrm{ox}}(V_{\mathrm{DD}}-V_c-|V_{\mathrm{thp}}\left|\right)\sqrt{{\left(\frac{W}{L}\right)}_6{\left(\frac{W}{L}\right)}_7}\right]---\left(2\right)$

其中：μ_p和C_ox分别为MOS管M6的载流子迁移率和栅氧化层电容，为晶体管M6的宽长比，为晶体管M7的宽长比，V_thp代表P型MOS管M6的阈值电压(开启电压)，C_L为每一级延时单元输出节点电容总和，C_L等于V_op或者V_on节点的寄生电容总和，即C_L＝C_Vop＝C_Von；输出节点Von的寄生电容C_Von主要包括本级晶体管M3和M5的寄生电容以及下一级晶体管M1的寄生电容；输出节点Vop的寄生电容C_Vop主要包括本级晶体管M4和M6栅-源极间的寄生电容及下一级晶体管M2等效为到地的寄生电容。

因本实施例中由三级延时单元通过首尾级联的方式构成全差分环形振荡电路，其输出的差分时钟信号频率可通过时间常数τ与延时单元个数(N)相乘后取倒数进行计算，结合式(1)和式(2)，可计算出该差分环形振荡电路输出的差分时钟信号的频率为：

$f_{\mathrm{osc}}=\frac{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}(V_{\mathrm{DD}}-V_c-|V_{\mathrm{thp}}\left|\right)\sqrt{{\left(\frac{W}{L}\right)}_6{\left(\frac{W}{L}\right)}_7}}{2{\mathrm{NC}}_L}---\left(3\right)$

其中：在本实施例中N＝3。

在标准CMOS工艺中，晶体管M6的跨导g_m6随着工作环境温度微小变化，直接影响了全差分环形振荡电路输出信号的频率，因此在本发明中通过采用温度补偿电路，利用与标准CMOS工艺相兼容的PN结负温度系数特性设计针对其输出的控制电压Vc的调节机制，以补偿全差分环形振荡电路输出信号频率随温度的变化。

式(3)中μ_p、C_ox以及V_thp与温度T具有如下关系：

μ_p∝T^-2.2  (4)

|V_thp|＝|V_thp0|(1+α_VTT)  (5)

C_ox＝C_ox0(1+α_coxT)  (6)

C_L＝C_L0(1+α_CLT)  (7)

其中：α_VT、α_cox、α_CL分别为晶体管的阈值电压、栅氧化层电容以及延时单元中负载等效电容的温度系数，而|V_thp0|、C_ox0、C_L0分别为各值在0温度时刻的初始值，这些参数的值均为已知的固定值。

将式(4)～式(7)代入式(3)，忽略高阶项并整理可得到如下关系：

$f_{\mathrm{osc}}=\frac{{\mathrm{\μ}}_{p0}{C}_{\mathrm{ox}0}(V_{\mathrm{DD}}-V_c-|V_{\mathrm{thp}0}\left|(1+{\mathrm{\α}}_{\mathrm{VT}}T)\right)\sqrt{{\left(\frac{W}{L}\right)}_6{\left(\frac{W}{L}\right)}_7}}{2{\mathrm{NC}}_{L0}}{T}^{-2.2}---\left(8\right)$

通过对上式与温度求导，并使得即可以得到控制电压Vc如下：

V_c＝V_DD-|V_thp0|-0.55|V_thp0|α_VTT  (9)

上式中，Vc需要满足负温度系数线性关系，以实现针对振荡频率随工作环境温度变化的补偿。基于图3所示的温度补偿电路，可以得到控制电压Vc的表达式如下：

$V_c=V_{\mathrm{TREF}}-{|V}_{\mathrm{th}}|-\frac{1}{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{5}R1}+\sqrt{[V_{\mathrm{TREF}}-|V_{\mathrm{th}}|-\frac{1}{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{5}R1}{]}^2-V_{\mathrm{TREF}}-|V_{\mathrm{th}}|+\frac{{2V}_{\mathrm{BE}}}{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{5}R1}}$

其中：V_BE为三极管Q1基极-射极电压，具有负温度特性。V_th、μ_p、C_ox分别代表晶体管M5’的阈值电压、截流子迁移率、栅氧化电容。

通过改变其电阻R1和晶体管M5’的宽长比的取值来改变该温度补偿电路输出的控制电压Vc随温度变化的斜率，使其尽可能符合式(9)中的线性关系。因此，通过该温度补偿电路，可以实现全差分环形振荡电路输出的差分时钟信号的频率随温度的变化保持恒定，即得到稳定的振荡信号。

再次参阅图1，比较器30将全差分环形振荡电路10输出的稳定的差分时钟信号转换为与数字系统兼容的轨到轨方波信号VCO_OUT，并作为延时锁相环40的参考信号。如图4所示，为图1中延时锁相环40的电路示意图，该延时锁相环40包括依次电连接的鉴频、鉴相器401、电荷泵控制电路402、环路滤波器403、电压-电流转换模块404及延时线405，其中：电荷泵控制电路402具体包括两个电流源Id，分为第一电流源和第二电流源以及晶体管M1”和M2”，晶体管M1”为P型MOS管，晶体管M2”为N型MOS管，第一电流源与晶体管M1”的源极连接，晶体管M1”的漏极分别与晶体管M2”的漏极和环形滤波器403连接，晶体管M2”的源极经第二电流源接地，晶体管M1”的栅极和晶体管M2”的栅极与鉴频、鉴相器401的输出端连接。环形滤波器403包括电阻R及晶体管M3”和晶体管M4”，其中：电阻R的一端分别与晶体管M1”的漏极、晶体管M4”的栅极以及电压-电流转换模块404连接，电阻R的另一端与晶体管M3”的栅极连接，晶体管M3”的源极和漏极以及晶体管M4”的源极和漏极均接地，晶体管M3”和晶体管M4”为N型MOS管。

具体地，比较器30输出的轨到轨方波信号VCO_OUT作为参考时钟信号Fref，鉴频、鉴相器401用于比较该参考时钟信号与该延时锁相环最终输出的基准时钟信号DLL_OUT的相位，即比较两者的边缘是否对齐，根据其比较结果来控制晶体管M1”和M2”的开关状态，从而控制电荷泵电路402以恒定电流Id对环路滤波器403进行充、放电。如果VCO_OUT上升沿在DLL_OUT上升沿之前，则鉴频、鉴相器401的两个输出端输出的两个信号分别控制晶体管M1”导通、M2”关断，此时电荷泵控制电路402以恒定电流Id对环路滤波器403中的节点(电阻R与晶体管M1”和M2”的连接点)进行充电；如果VCO_OUT上升沿在DLL_OUT上升沿之后，则鉴频、鉴相器401的两个输出端输出的两个信号分别控制晶体管M1”关断、M2”导通，此时电荷泵控制电路402以恒定电流Id对环路滤波器403中的节点(电阻R与晶体管M1”和M2”的连接点)进行放电。

在该电路中，电阻R、晶体管M3”和M4”的大小决定了该环路滤波器的截止频率，该环路滤波器的截止频率为：1/(2π*R*(C1+C2))，其中：C1和C2分别代表了晶体管M3”和M4”等效到地的寄生电容，分别由晶体管M3”和M4”的物理尺寸决定，而该延时锁相环的环路带宽又主要由其截止频率决定。此外，通过控制其截止频率即可以控制其输出电压V_LPF改变的快慢。电压-电流转换模块404用于将V_LPF的变化转换成电流的变化，再通过延时线405(DelayLine)的镜像作用来控制延时线延时的变化，当比较器30输出的轨到轨方波信号VCO_OUT与延时锁相环最终输出的基准时钟信号DLL_OUT对齐时，晶体管M1”和M2”均关断，延时锁相环自锁定参考时钟信号Fref，由于该延时锁相环的传输函数对相位呈低通特性，因此该参考时钟信号由噪声、电源抖动等各种因素导致相位上的抖动，在通过该延时锁相环后，大于其环路带宽的的相位抖动将被衰减，从而输出高稳定度的基准时钟信号DLL_OUT。

本发明还提供一种片上基准时钟产生方法，基于上述基准时钟产生电路，基准时钟产生电路已在上述实施例作了具体阐述，在此不在赘述，该方法包括：

温度补偿电路20输出随温度变化的控制电压；

全差分环形振荡电路10根据所述控制电压输出差分时钟信号；

比较器30将所述差分时钟信号转换为轨到轨方波信号；

延时锁相环40以所述轨到轨方波信号为参考时钟信号，在相位上进行低通滤波，滤除相位上较大的抖动，输出稳定的基准时钟信号。

因此，实施本发明的片上基准时钟产生电路及方法，通过采用温度补偿的方法实现振荡电路的片上集成，且结合延时锁相环对相位抖动的低通滤波特性，在不额外增加电路复杂度的条件下，实现了完全片上集成、高稳定度的片上基准时钟产生电路。具体地，在温度补偿电路控制电压Vc的控制下，全差分环形振荡电路产生稳定的差分时钟信号，比较器将差分时钟信号转换为与数字系统相兼容的轨到轨方波信号VCO_OUT，实现振荡电路的片上集成。在标准CMOS工艺中，工艺参数、电源电压、温度及器件噪声等的变化，将导致振荡信号周期在某一固定值附近随机性的波动，在频域则表现为相位抖动，最终导致输出信号频率稳定度变差，因此本发明通过采用延时锁相环在相位上的低通滤波特性，以比较器输出的轨到轨方波信号VCO_OUT作为参考时钟信号，延时锁相环自锁定该参考时钟信号。由于延时锁相环的传输函数对相位呈低通特性，因此参考时钟信号由各种因素导致相位上的抖动，在通过该延时锁相环后，大于环路带宽的相位抖动将被衰减，从而输出更为稳定的基准时钟信号DLL_OUT。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种片上基准时钟产生电路，其特征在于，包括由多个延时单元级联而成的全差分环形振荡电路(10)、分别与每一延时单元连接的温度补偿电路(20)、与最后一级延时单元的两个输出端连接的比较器(30)以及与所述比较器(30)的输出端连接的延时锁相环(40)；

所述温度补偿电路(20)用于输出随温度变化的控制电压至所述全差分环形振荡电路(10)；

所述全差分环形振荡电路(10)用于根据接收到的所述控制电压输出差分时钟信号至所述比较器(30)；

所述比较器(30)用于将接收到的所述差分时钟信号转换为轨到轨方波信号至所述延时锁相环(40)；

所述延时锁相环(40)用于根据接收到的所述轨到轨方波信号输出稳定的基准时钟信号。

2.根据权利要求1所述的片上基准时钟产生电路，其特征在于，每一延时单元均包括晶体管M1～M7，其中：所述晶体管M7的栅极与所述温度补偿电路(20)的输出端连接，所述晶体管M7的源极与电源连接，所述晶体管M7的漏极分别与所述晶体管M3、M4、M5以及晶体管M6的源极连接，所述晶体管M3的栅极分别与所述晶体管M3的漏极、所述晶体管M4的漏极、所述晶体管M5的栅极以及所述晶体管M1的漏极连接，所述晶体管M6的栅极分别与所述晶体管M6的漏极、所述晶体管M5的漏极、所述晶体管M4的栅极以及所述晶体管M2的漏极连接；

其中：所述晶体管M1的栅极和晶体管M2的栅极为延时单元的两个输入端，延时单元根据所述两个输入端接收的输入信号的电平导通或者截止以控制该延时单元输出节点的寄生电容的放电；通过控制流过所述晶体管M3和晶体管M6的电流大小以控制该延时单元输出节点的寄生电容的充电，进而调整所述全差分振荡电路(10)输出的差分时钟信号的频率。

3.根据权利要求2所述的片上基准时钟产生电路，其特征在于，所述延时单元输出节点包括第一输出节点和第二输出节点，其中：所述第一输出节点为所述晶体管M3和所述晶体管M1的连接点，所述第二输出节点为所述晶体管M6和所述晶体管M2的连接点。

4.根据权利要求2所述的片上基准时钟产生电路，其特征在于，每一延时单元均还包括晶体管M8、M9和晶体管M10以及开关S1、S2和开关S3；其中：所述开关S1的一端、开关S2的一端及开关S3的一端均与所述温度补偿电路(20)的输出端连接，所述开关S1的另一端与所述晶体管M8的栅极连接，所述开关S2的另一端与所述晶体管M9的栅极连接，所述开关S3的另一端与所述晶体管M10的栅极连接；所述晶体管M8、M9及晶体管M10的源极均与所述电源连接，所述晶体管M8、M9及晶体管M10的漏极均与所述晶体管M7的漏极连接；所述晶体管M1和晶体管M2为N型MOS管，所述晶体管M3～晶体管M10均为P型MOS管。

5.根据权利要求1所述的片上基准时钟产生电路，其特征在于，所述温度补偿电路(20)包括用于输出偏置电压的偏置电路(201)、与所述偏置电路(201)连接，且用于对接收到的所述偏置电压进行隔离放大的隔离放大单元(202)以及与所述隔离放大单元(202)连接，且用于输出随温度变化的控制电压的控制电压产生电路(203)。

6.根据权利要求5所述的片上基准时钟产生电路，其特征在于，所述偏置电路(201)包括晶体管M1’～M4’以及电阻R4，所述隔离放大单元(202)包括运算放大器(U1)以及电阻R2和电阻R3，所述控制电压产生电路(203)包括晶体管M5’、三极管Q1以及电阻R1，其中：所述晶体管M3’、M4’和晶体管M5’为P型MOS管，所述晶体管M1’和M2’为N型MOS管，所述三极管Q1为PNP型三极管；

所述晶体管M3’和晶体管M4’的源极均与电源连接，所述晶体管M3’的栅极和所述晶体管M4’的栅极连接，所述晶体管M3’的漏极分别与所述晶体管M1’的漏极和栅极连接，所述晶体管M4’的漏极分别与其栅极及所述晶体管M2’的漏极连接，所述晶体管M1’的栅极和所述晶体管M2’的栅极连接，所述晶体管M2’的源极经所述电阻R4接地，所述晶体管M1’的源极接地；所述运算放大器(U1)的同相输入端与所述晶体管M4’的漏极连接，所述运算放大器(U1)的输出端经串联连接的电阻R2和电阻R3接地，所述运算放大器(U1)的反相输入端与所述电阻R2和电阻R3的连接点连接；所述晶体管M5’的源极与所述运算放大器(U1)的输出端连接，所述晶体管M5’的栅极与其漏极连接，所述晶体管M5’的漏极经所述电阻R1与所述三极管Q1的发射极连接，所述三极管Q1的基极与集电极连接并接地，所述晶体管M5’的漏极输出电压为所述温度补偿电路(20)输出的所述控制电压。

7.根据权利要求1所述的片上基准时钟产生电路，其特征在于，所述延时锁相环(40)包括依次电连接的鉴频、鉴相器(401)、电荷泵控制电路(402)、环路滤波器(403)、电压-电流转换模块(404)及延时线(405)；

所述鉴频、鉴相器(401)用于比较比较器(20)输出的所述轨到轨方波信号与所述延时锁相环(40)输出的所述基准时钟信号的相位，并根据比较结果控制所述电荷泵电路(402)对所述环路滤波器(403)的充、放电，所述环路滤波器(403)输出电压给所述电压-电流转换模块(404)，所述电压-电流转换模块(404)将所述环路滤波器(403)输出的电压的变化转换成电流的变化，再通过所述延时线(405)控制延时线延时的变化以得到高稳定度的基准时钟信号。

8.根据权利要求7所述的片上基准时钟产生电路，其特征在于，所述电荷泵控制电路(402)包括第一电流源和第二电流源，晶体管M1”和M2”，其中：所述晶体管M1”为P型MOS管，所述晶体管M2”为N型MOS管，所述第一电流源与所述晶体管M1”的源极连接，所述晶体管M1”的漏极分别与所述晶体管M2”的漏极和所述环形滤波器(403)连接，所述晶体管M2”的源极经所述第二电流源接地，所述晶体管M1”的栅极和晶体管M2”的栅极与所述鉴频、鉴相器(401)的输出端连接。

9.根据权利要求8所述的片上基准时钟产生电路，其特征在于，所述环形滤波器(403)包括电阻R及晶体管M3”和晶体管M4”，其中：所述电阻R的一端分别与所述晶体管M1”的漏极、所述晶体管M4”的栅极以及所述电压-电流转换模块(404)连接，所述电阻R的另一端与所述晶体管M3”的栅极连接，所述晶体管M3”的源极和漏极以及所述晶体管M4”的源极和漏极均接地，所述晶体管M3”和晶体管M4”为N型MOS管。

10.一种片上基准时钟产生方法，其特征在于，所述方法包括：

温度补偿电路(20)输出随温度变化的控制电压；

全差分环形振荡电路(10)根据所述控制电压输出差分时钟信号；

比较器(30)将所述差分时钟信号转换为轨到轨方波信号；

延时锁相环(40)以所述轨到轨方波信号为参考时钟信号，输出稳定的基准时钟信号。