CN104270147A - 一种环形振荡器 - Google Patents
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Abstract
本发明公开一种环形振荡器，主要由3个串联的差分延迟单元D1～D3和1个注入单元INJ组成。从第一个延迟单元的输入端到第三个串联延迟单元的输出端实现180度的相移，多个环路反馈减少了延迟时间，进一步提高振荡频率。差分延迟单元具有粗调和细调电路，该粗调电路用于设置最小时延或最大时延，该细调电路用于最小时延和最大时延之间进行调整。注入单元的栅级注入输出信号频率的次谐波信号，改善了振荡器的抖动性能。本发明具有宽频率范围的粗细双调谐功能，电压灵敏度低，减少偏置电压波动影响，能实现了低抖动的输出时钟信号，可应、用于无线接收机频率合成器或时钟数据恢复电路中。
Description
技术领域
本发明属于集成电路设计领域，具体涉及一种环形振荡器。
背景技术
近年来电子产品要求能够满足手持多终端通信，几乎所有的通信系统都需要稳定的周期信号即时钟来提供基本的时序基础。这些时钟信号一般由频率综合技术产生。频率综合技术中的核心是振荡器电路设计。振荡器电路结构普遍有两种：环行振荡器和LC振荡器。由于环行振荡器电路结构简单，对工艺要求不高，便于集成，所以在片上系统中得到了最广泛的应用。
环形振荡器是由几个基本的差分延迟单元电路相连组成一个环路，分单端和差分两种电路结构。由于差分结构具有较好的抗噪声能力，因此比较多的应用于高速的PLL中。
如图1所示，环形振荡器的一种实现频率调节的方法是由Turker,S.P.Khatri,E.Sánchez-Sinencio提出的一种采用伪差分结构的差分延迟单元(A DCVSL Delay Cell for Fast Low Power Frequency SynthesisApplications，IEEE Trans.Circuits Syst.I,Reg.Papers,vol.58,no.6,pp.1225–1238,2011)，其中PMOS管作为粗调和细调管，避免了尾电流源带来的闪烁噪声，改良了调谐线性。然而当调节电压变小，振荡频率变高时，这种调节方式通常会造成抖动性能不够好。
发明内容
本发明所要解决的是现有环形振荡器的抖动性能不够好的问题，提供一种环形振荡器，即多反馈双调谐注入锁定的环形振荡器。
为解决上述问题，本发明是通过以下技术方案实现的：
一种环形振荡器，主要由3个差分延迟单元D1～D3和1个注入单元INJ组成。第一差分延迟单元D1的差分同相输出端VOUT+接第二差分延迟单元D2的主环路反相输入端VP-，第二差分延迟单元D2的差分同相输出端VOUT+接第三差分延迟单元D3的主环路反相输入端VP-，第三差分延迟单元D3的差分同相输出端VOUT+接第一差分延迟单元D1的主环路反相输入端VP-。第一差分延迟单元D1的差分反相输出端VOUT-接第二差分延迟单元D2的主环路同相输入端VP+，第二差分延迟单元D2的差分反相输出端VOUT-接第三差分延迟单元D3的主环路同相输入端VP+，第三差分延迟单元D3的差分反相输出端VOUT-接第一差分延迟单元D1的主环路同相输入端VP+。第一差分延迟单元D1的主环路同相输入端VP+接第二差分延迟单元D2的辅助环路同相输入端VS+,第一差分延迟单元D1的主环路反相输入端VP-接第二差分延迟单元D2的辅助环路反相输入端VS-。第一差分延迟单元D1的辅助环路同相输入端VS+接第三差分延迟单元D3的主环路同相输入端VP+，第一差分延迟单元D1的辅助环路反相输入端VS-接第三差分延迟单元D3的主环路反相输入端VP-。第二差分延迟单元D2的主环路同相输入端VP+接第三差分延迟单元D3的辅助环路同相输入端VS+,第二差分延迟单元D2的辅助环路同相输入端VS+接第三差分延迟单元D3的辅助环路反相输入端VS-。第一差分延迟单元D1的粗调输入端VCOARSE,第二差分延迟单元D2的粗调输入端VCOARSE和第三差分延迟单元D3的粗调输入端VCOARSE同时接粗调输入信号VCOARSE。第一差分延迟单元D1的细调输入端VFINE,第二差分延迟单元D2的细调输入端VFINE和第三差分延迟单元D3的细调输入端VFINE同时接细调输入信号VFINE。第一差分延迟单元D1的电源端VDD,第二差分延迟单元D2的电源端VDD和第三差分延迟单元D3的电源端VDD同时接电源VDD。第一差分延迟单元D1的接地端GND,第二差分延迟单元D2的接地端GND和第三差分延迟单元D3的接地端GND同时接地GND。注入单元INJ的栅级接注入信号输入端VINJ，注入单元INJ的漏极接第三差分延迟单元D3的差分反相输出端VOUT-,注入单元INJ的源级接第三差分延迟单元D3的差分同相输出端VOUT+。
上述方案中，每个差分延迟单元均包括8个PMOS管PM1～PM4和4个NMOS管NM1～NM4。第一PMOS管PM1的源级、第二PMOS管PM2的源级、第三PMOS管PM3的源级、第四PMOS管PM4的源级、第五PMOS管PM5的源级、第六PMOS管PM6的源级、第七PMOS管PM7的源级和第八PMOS管PM8的源级同时接电源VDD。第一NMOS管NM1的源级、第二NMOS管NM2的源级、第三NMOS管NM3的源级、第四NMOS管NM4的源级、第三PMOS管PM3的栅级和第四PMOS管PM4的栅级同时接地GND。第一PMOS管PM1的栅级和第二PMOS管PM2的栅级连接，作为该差分延迟单元的粗调信号输入端VCOARSE。第五PMOS管PM5的栅级和第六PMOS管PM6的栅级连接，作为该差分延迟单元的细调信号输入端VFINE。第一PMOS管PM1的漏极、第三PMOS管PM3的漏极、第五PMOS管PM5的漏极、第七PMOS管PM7的漏极、第一NMOS管NM1的漏极和第三NMOS管NM3的漏极连接，作为差分延迟单元的差分反相输出端VOUT-。第二PMOS管PM2的漏极、第四PMOS管PM4的漏极、第六PMOS管PM6的漏极、第八PMOS管PM8的漏极、第二NMOS管NM2的漏极和第四NMOS管NM4的漏极连接，作为差分延迟单元的差分同相输出端VOUT+。第三NMOS管NM3的栅级与第二NMOS管NM2的漏极和第四NMOS管NM4的漏极连接。第四NMOS管NM4的栅级与第一NMOS管NM1的漏极和第三NMOS管NM3的漏极连接。第七PMOS管PM7的栅级作为差分延迟单元的辅助环路同相输入端VS+。第八PMOS管PM8的栅级作为差分延迟单元的辅助环路反相输入端VS-。第一NMOS管NM1的栅级作为差分延迟单元的主环路同相输入端VP+。第二NMOS管NM2的栅级作为差分延迟单元的主环路反相输入端VP-。
上述方案中，第一PMOS管PM1和第二PMOS管PM2的宽长比为第五PMOS管PM5和第六PMOS管PM6的宽长比的5～10倍。
本发明包括三个串联的差分延迟单元和一个注入单元。从第一个延迟单元的输入端到第三个串联延迟单元的输出端实现180度的相移，多个环路反馈减少了延迟时间，进一步提高振荡频率。差分延迟单元具有粗调和细调电路，该粗调电路用于设置最小时延或最大时延，该细调电路用于最小时延和最大时延之间进行调整。注入单元的栅级注入输出信号频率的次谐波信号，改善了振荡器的抖动性能。本发明具有宽频率范围的粗细双调谐功能，电压灵敏度低，减少偏置电压波动影响，能实现了低抖动的输出时钟信号，可应、用于无线接收机频率合成器或时钟数据恢复电路中。
与现有技术相比，本发明改进了差分延迟单元电路的电压调节结构，结合运用了环路前馈技术、粗细双调谐技术、次谐波注入锁定技术。在差分延迟单元结构确定的情况下进一步减少延时，实现高速振荡；通过粗调和细调在需要调节的频率范围内实现低电压敏感度调节，减少偏置电压波动的干扰；通过注入管注入低抖动的次谐波振荡信号，提升了振荡器的抖动性能，降低了相位噪声。符合移动便携终端通信的低抖动要求。
附图说明
图1是现有DCVSL延迟单元。
图2是本发明一种环形振荡电路的结构图。
图3是本发明一种差分延迟单元电路图。
图4是本发明有无注入锁定的抖动性能对比图，其中(a)是无注入锁定，(b)是有注入锁定。
具体实施方式
一种环形振荡器，如图2所示，其主要由3个差分延迟单元D1～D3和1个注入单元INJ组成。第一差分延迟单元D1的差分同相输出端VOUT+接第二差分延迟单元D2的主环路反相输入端VP-，第二差分延迟单元D2的差分同相输出端VOUT+接第三差分延迟单元D3的主环路反相输入端VP-，第三差分延迟单元D3的差分同相输出端VOUT+接第一差分延迟单元D1的主环路反相输入端VP-。第一差分延迟单元D1的差分反相输出端VOUT-接第二差分延迟单元D2的主环路同相输入端VP+，第二差分延迟单元D2的差分反相输出端VOUT-接第三差分延迟单元D3的主环路同相输入端VP+，第三差分延迟单元D3的差分反相输出端VOUT-接第一差分延迟单元D1的主环路同相输入端VP+。第一差分延迟单元D1的主环路同相输入端VP+接第二差分延迟单元D2的辅助环路同相输入端VS+,第一差分延迟单元D1的主环路反相输入端VP-接第二差分延迟单元D2的辅助环路反相输入端VS-。第一差分延迟单元D1的辅助环路同相输入端VS+接第三差分延迟单元D3的主环路同相输入端VP+，第一差分延迟单元D1的辅助环路反相输入端VS-接第三差分延迟单元D3的主环路反相输入端VP-。第二差分延迟单元D2的主环路同相输入端VP+接第三差分延迟单元D3的辅助环路同相输入端VS+,第二差分延迟单元D2的辅助环路同相输入端VS+接第三差分延迟单元D3的辅助环路反相输入端VS-。第一差分延迟单元D1的粗调输入端VCOARSE,第二差分延迟单元D2的粗调输入端VCOARSE和第三差分延迟单元D3的粗调输入端VCOARSE同时接粗调输入信号VCOARSE。第一差分延迟单元D1的细调输入端VFINE,第二差分延迟单元D2的细调输入端VFINE和第三差分延迟单元D3的细调输入端VFINE同时接细调输入信号VFINE。第一差分延迟单元D1的电源端VDD,第二差分延迟单元D2的电源端VDD和第三差分延迟单元D3的电源端VDD同时接电源VDD。第一差分延迟单元D1的接地端GND,第二差分延迟单元D2的接地端GND和第三差分延迟单元D3的接地端GND同时接地GND。注入单元INJ的栅级接注入信号输入端VINJ，注入单元INJ的漏极接第三差分延迟单元D3的差分反相输出端VOUT-,注入单元INJ的源级接第三差分延迟单元D3的差分同相输出端VOUT+。
上述每个差分延迟单元均包括8个PMOS管PM1～PM4和4个NMOS管NM1～NM4。第一PMOS管PM1的源级、第二PMOS管PM2的源级、第三PMOS管PM3的源级、第四PMOS管PM4的源级、第五PMOS管PM5的源级、第六PMOS管PM6的源级、第七PMOS管PM7的源级和第八PMOS管PM8的源级同时接电源VDD。第一NMOS管NM1的源级、第二NMOS管NM2的源级、第三NMOS管NM3的源级、第四NMOS管NM4的源级、第三PMOS管PM3的栅级和第四PMOS管PM4的栅级同时接地GND。第一PMOS管PM1的栅级和第二PMOS管PM2的栅级连接，作为该差分延迟单元的粗调信号输入端VCOARSE。第五PMOS管PM5的栅级和第六PMOS管PM6的栅级连接，作为该差分延迟单元的细调信号输入端VFINE。第一PMOS管PM1的漏极、第三PMOS管PM3的漏极、第五PMOS管PM5的漏极、第七PMOS管PM7的漏极、第一NMOS管NM1的漏极和第三NMOS管NM3的漏极连接，作为差分延迟单元的差分反相输出端VOUT-。第二PMOS管PM2的漏极、第四PMOS管PM4的漏极、第六PMOS管PM6的漏极、第八PMOS管PM8的漏极、第二NMOS管NM2的漏极和第四NMOS管NM4的漏极连接，作为差分延迟单元的差分同相输出端VOUT+。第三NMOS管NM3的栅级与第二NMOS管NM2的漏极和第四NMOS管NM4的漏极连接。第四NMOS管NM4的栅级与第一NMOS管NM1的漏极和第三NMOS管NM3的漏极连接。第七PMOS管PM7的栅级作为差分延迟单元的辅助环路同相输入端VS+。第八PMOS管PM8的栅级作为差分延迟单元的辅助环路反相输入端VS-。第一NMOS管NM1的栅级作为差分延迟单元的主环路同相输入端VP+。第二NMOS管NM2的栅级作为差分延迟单元的主环路反相输入端VP-。参见图3。
为了适应工作电压的不断降低，以及降低其干扰噪声，本发明的差分延迟单元去掉了尾电流管，这样就省掉了额外的偏置电压的要求。第一PMOS管PM1和第二PMOS管PM2的宽长比设置为第五PMOS管PM5和第六PMOS管PM6的宽长比的5～10倍，以方便实现振荡频率的粗细调谐。第三PMOS管PM3和第四PMOS管PM4的栅极接地，使得PM3和PM4工作在饱和区，从而实现电压调节轨到轨，扩大了电压调节范围。第三NMOS管NM3和第四NMOS管NM4形成交叉耦合的连接方式维持振荡，既提高了其转换速度，又提高了线性度。
本发明的工作原理如下：
在正常振荡周期内，当每个差分延迟单元的主环路同相输入端VP+电压为高，主环路反相输入端VP-电压为低时，第一NMOS管NM1导通，第二NMOS管NM2截止。这时候栅级受差分反相输出端VOUT-控制的第四NMOS管NM4也会导通，差分同相输出端VOUT+将被拉到电源VDD，第一PMOS管PM1、第三PMOS管PM3、第五PMOS管PM5、第七PMOS管PM7的电流将会全部流过第三NMOS管NM3和第一NMOS管NM1，左边的支路和右边的支路工作状态将依次交替，完成一个振荡周期。
第一差分延迟单元D1的差分同相输出端VOUT+与差分反相输出端VOUT-输出的差分信号通过第二差分延迟单元D2的主环路同相输入端VP+与主环路反相输入端VP-输入后，由粗调输入信号VCOARSE和细调输入信号VFINE进行电压频率控制，并实现第二差分延迟单元D2输出信号相对第一差分延迟单元D1输出信号相位延迟60度。第二差分延迟单元D2的差分同相输出端VOUT+与差分反相输出端VOUT-输出的差分信号通过第三差分延迟单元D3的主环路同相输入端VP+与主环路反相输入端VP-输入后，由粗调输入信号VCOARSE和细调输入信号VFINE进行电压频率控制，并实现第三差分延迟单元D3输出信号相对第二差分延迟单元D2输入信号相位延迟120度，相对第一差分延迟单元D1输入信号相位延迟180度，同时由于第三差分延迟单元D3负反馈到第一延迟单元D1时有180度的相移，信号最终满足Barkhausen起振所需360度相移的条件，从而最终实现整个环路振荡的功能。同时，第一差分延迟单元D1的辅助环路同相输入端VS+与辅助环路反相输入端VS-将信号通过前馈的方式提前传输到第二差分延迟单元D2和第三差分延迟单元D3。第二差分延迟单元D2的辅助环路同相输入端VS+与辅助环路反相输入端VS-将信号通过前馈的方式提前传输到第三差分延迟单元D3和第一差分延迟单元D1。第三差分延迟单元D3的辅助环路同相输入端VS+与辅助环路反相输入端VS-将信号通过前馈的方式提前传输到第一差分延迟单元D1和第二差分延迟单元D2。这样减少了在主环路传输信号在每个差分延迟单元的延迟时间，进一步提高了振荡器工作频率。若每个差分延迟单元的延迟时间为td，那么该3级差分振荡的振荡频率为f＝1/(2*3*td)。
考虑到环形振荡器相比LC振荡器抖动较大的因素，本发明在第三个差分延迟单元D3的差分输出端外接一个注入信号单元，注入的信号为环形振荡器输出频率的次谐波信号，即使用一个低抖动的信号在输出信号每N个周期时对输出信号进行一次相位校正，从而避免了相位误差的积累，使得环形振荡器输出的信号抖动有效减少。图4(a)和(b)提供的有无注入锁定的抖动性能对比图，注入单元的栅级注入的信号为输出信号的次谐波，在时域上表现为对振荡信号相位误差积累的矫正，在注入锁定范围内，抖动性能得到明显改善。
Claims (3)
1.一种环形振荡器，其特征在于：主要由3个差分延迟单元D1～D3和1个注入单元INJ组成；
第一差分延迟单元D1的差分同相输出端VOUT+接第二差分延迟单元D2的主环路反相输入端VP-，第二差分延迟单元D2的差分同相输出端VOUT+接第三差分延迟单元D3的主环路反相输入端VP-，第三差分延迟单元D3的差分同相输出端VOUT+接第一差分延迟单元D1的主环路反相输入端VP-；
第一差分延迟单元D1的差分反相输出端VOUT-接第二差分延迟单元D2的主环路同相输入端VP+，第二差分延迟单元D2的差分反相输出端VOUT-接第三差分延迟单元D3的主环路同相输入端VP+，第三差分延迟单元D3的差分反相输出端VOUT-接第一差分延迟单元D1的主环路同相输入端VP+；
第一差分延迟单元D1的主环路同相输入端VP+接第二差分延迟单元D2的辅助环路同相输入端VS+,第一差分延迟单元D1的主环路反相输入端VP-接第二差分延迟单元D2的辅助环路反相输入端VS-；
第一差分延迟单元D1的辅助环路同相输入端VS+接第三差分延迟单元D3的主环路同相输入端VP+，第一差分延迟单元D1的辅助环路反相输入端VS-接第三差分延迟单元D3的主环路反相输入端VP-；
第二差分延迟单元D2的主环路同相输入端VP+接第三差分延迟单元D3的辅助环路同相输入端VS+,第二差分延迟单元D2的辅助环路同相输入端VS+接第三差分延迟单元D3的辅助环路反相输入端VS-；
第一差分延迟单元D1的粗调输入端VCOARSE,第二差分延迟单元D2的粗调输入端VCOARSE和第三差分延迟单元D3的粗调输入端VCOARSE同时接粗调输入信号VCOARSE；
第一差分延迟单元D1的细调输入端VFINE,第二差分延迟单元D2的细调输入端VFINE和第三差分延迟单元D3的细调输入端VFINE同时接细调输入信号VFINE；
第一差分延迟单元D1的电源端VDD,第二差分延迟单元D2的电源端VDD和第三差分延迟单元D3的电源端VDD同时接电源VDD；第一差分延迟单元D1的接地端GND,第二差分延迟单元D2的接地端GND和第三差分延迟单元D3的接地端GND同时接地GND；
注入单元INJ的栅级接注入信号输入端VINJ，注入单元INJ的漏极接第三差分延迟单元D3的差分反相输出端VOUT-,注入单元INJ的源级接第三差分延迟单元D3的差分同相输出端VOUT+。
2.根据权利要求1所述的一种环形振荡器，其特征在于：
上述每个差分延迟单元均包括8个PMOS管PM1～PM4和4个NMOS管NM1～NM4；第一PMOS管PM1的源级、第二PMOS管PM2的源级、第三PMOS管PM3的源级、第四PMOS管PM4的源级、第五PMOS管PM5的源级、第六PMOS管PM6的源级、第七PMOS管PM7的源级和第八PMOS管PM8的源级同时接电源VDD；第一NMOS管NM1的源级、第二NMOS管NM2的源级、第三NMOS管NM3的源级、第四NMOS管NM4的源级、第三PMOS管PM3的栅级和第四PMOS管PM4的栅级同时接地GND；第一PMOS管PM1的栅级和第二PMOS管PM2的栅级连接，作为该差分延迟单元的粗调信号输入端VCOARSE；第五PMOS管PM5的栅级和第六PMOS管PM6的栅级连接，作为该差分延迟单元的细调信号输入端VFINE；第一PMOS管PM1的漏极、第三PMOS管PM3的漏极、第五PMOS管PM5的漏极、第七PMOS管PM7的漏极、第一NMOS管NM1的漏极和第三NMOS管NM3的漏极连接，作为差分延迟单元的差分反相输出端VOUT-；第二PMOS管PM2的漏极、第四PMOS管PM4的漏极、第六PMOS管PM6的漏极、第八PMOS管PM8的漏极、第二NMOS管NM2的漏极和第四NMOS管NM4的漏极连接，作为差分延迟单元的差分同相输出端VOUT+；第三NMOS管NM3的栅级与第二NMOS管NM2的漏极和第四NMOS管NM4的漏极连接；第四NMOS管NM4的栅级与第一NMOS管NM1的漏极和第三NMOS管NM3的漏极连接；第七PMOS管PM7的栅级作为差分延迟单元的辅助环路同相输入端VS+；第八PMOS管PM8的栅级作为差分延迟单元的辅助环路反相输入端VS-；第一NMOS管NM1的栅级作为差分延迟单元的主环路同相输入端VP+；第二NMOS管NM2的栅级作为差分延迟单元的主环路反相输入端VP-。
3.根据权利要求2所述的一种环形振荡器，其特征在于：第一PMOS管PM1和第二PMOS管PM2的宽长比为第五PMOS管PM5和第六PMOS管PM6的宽长比的5～10倍。
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Application publication date: 20150107 Assignee: Guangxi Langyuantong Technology Co.,Ltd. Assignor: GUILIN University OF ELECTRONIC TECHNOLOGY Contract record no.: X2023980044847 Denomination of invention: A ring oscillator Granted publication date: 20170524 License type: Common License Record date: 20231031 |