CN115276615A - 一种输出无毛刺的低占空比误差的时钟信号倍频电路 - Google Patents

一种输出无毛刺的低占空比误差的时钟信号倍频电路 Download PDF

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Abstract

本发明公开了一种输出无毛刺的低占空比误差的时钟信号倍频电路，涉及集成电路技术领域，包括：使能信号控制单元，根据外部输入的使能信号、复位信号和输出控制单元输入的输出使能信号生成使能信号；时钟信号控制单元，根据外部输入的时钟频率信号和使能信号生成时钟信号；倍频信号产生单元，根据时钟信号、使能信号和输出使能信号生成复位信号、比较器信号和倍频输出信号；输出控制单元根据比较器信号和使能信号生成输出使能信号。本发明中输出使能信号为高电平时，复位信号上升沿触发使能信号控制单元生成使能信号。由于复位信号的触发，使得倍频输出信号能够输出完整的周期信号而不会产生毛刺。

Description

一种输出无毛刺的低占空比误差的时钟信号倍频电路
技术领域
本发明涉及集成电路技术领域，具体的说，是一种输出无毛刺的低占空比误差的时钟信号倍频电路。
背景技术
在集成电路，特别是大规模的集成系统，如微控制器（MCU），混合信号片上系统（AMS SoC）中，为了优化各模块和子系统的性能和功耗，往往需要在不同模式下使用不同频率的时钟信号。系统通常使用片外晶体振荡器提供一个稳定的时钟频率输入，此频率一般在MHz范围以内，然后在系统内部再根据需求对时钟进行倍频或分频处理。传统的时钟倍频器实现方式通常为：
1、采用延时加异或门的方式产生二倍频，延时通常采用RC充放电方式实现。该方法功耗低，但是在高工艺节点下RC时间常数随着工艺角、电压、温度（PVT）的变化将会有超过±20%的误差，因此得到的二倍频信号的占空比也将会有超过±20%的误差。因此需要加上占空比校正电路，增加了功耗。
2、基于锁相环的倍频系统，利用负反馈环路产生倍频时钟信号。该方法灵活性高，可产生任意倍频，但涉及大量模拟电路，占用芯片面积较大，功耗较高，在低功耗模式下无法使用。
且出于减少能耗考虑，系统往往需要在不同模式下使用不同频率的时钟信号，且需要倍频器在通断时，保证输出时钟无毛刺。而现有技术中，系统在进行模式切换时，并不能保证使能信号与时钟信号对齐，往往在输出产生毛刺。
发明内容
本发明的目的在于提供一种输出无毛刺的低占空比误差的时钟信号倍频电路，用于解决现有技术中倍频器不同模式切换时不能保证使能信号与时钟信号对齐，往往在输出产生毛刺的问题，以及解决了传统倍频器采用增加占空比校正电路解决误差导致增加功耗的问题。
本发明通过下述技术方案解决上述问题：
一种输出无毛刺的低占空比误差的时钟信号倍频电路，包括使能信号控制单元、时钟信号控制单元、倍频信号产生单元和输出控制单元，其中：
使能信号控制单元，用于根据外部输入的使能信号DBL_EN、倍频信号产生单元输入的复位信号rst和输出控制单元输入的输出使能信号out_en生成使能信号enp；
时钟信号控制单元，用于根据外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp生成时钟信号clkp；
倍频信号产生单元，用于根据时钟信号控制单元输入的时钟信号clkp、使能信号控制单元输入的使能信号enp和输出控制单元输入的输出使能信号out_en生成复位信号rst、比较器信号comp_out和倍频输出信号F_OUT；
输出控制单元，用于根据倍频信号产生单元输入的比较器信号comp_out和使能信号控制单元输入的使能信号enp生成输出使能信号out_en。
只要外部输入的使能信号DBL_EN信号为高，则使能信号控制单元输出的使能信号enp就跟随为高。使能信号enp为高，时钟信号控制单元、倍频信号产生单元和输出控制单元才被使能，电路开始工作。当时钟信号控制单元开始工作后，由外部输入时钟频率信号F_IN产生时钟信号clkp。当倍频信号产生单元开始工作后，会产生复位信号rst和比较器信号comp_out。输出控制单元根据比较器信号comp_out产生输出使能信号out_en。输出使能信号out_en为高时，倍频信号产生单元才输出时钟倍频信号F_OUT。当输出使能信号out_en为高时，DBL_EN信号由高变为低，使能信号enp不会立刻跟随着由高变为低。此时由复位信号rst信号触发使能信号控制单元产生使能信号enp。由于复位信号rst的触发，使得倍频输出信号F_OUT能够输出完整的周期信号而不会产生毛刺。
所述使能信号控制单元由D触发器DFF1和或门OR构成，所述外部输入的使能信号DBL_EN输入D触发器DFF1的D端，所述倍频信号产生单元产生的复位信号rst输入D触发器DFF1的CLK端，所述输出控制单元产生的输出使能信号out_en输入D触发器DFF1的RSTN端，外部输入的使能信号DBL_EN输入或门OR的一个输入端，或门OR的另一个输入端连接D触发器DFF1的Q端，或门OR生成使能信号enp。
当输出使能信号out_en为高电平时，复位信号rst上升沿触发D触发器DFF1得到en_dff信号，en_dff信号与外部输入的使能信号DBL_EN相或生成使能信号enp。由于复位信号rst的触发，使得倍频输出信号F_OUT能够输出完整的周期信号而不会产生毛刺。
所述时钟信号控制单元由D触发器DFF2、与门AND1、与门AND2、与非门NAND1和上拉电阻TIEH1构成，所述外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp分别输入与门AND1的两个输入端，外部输入的时钟频率信号F_IN还输入D触发器DFF2的RSTN端，与门AND1的输出端分别连接与非门NAND1和与门AND2的一个输入端，与非门NAND1的另一个输入端连接D触发器DFF2的QN端，与非门NAND1的输出端连D接触发器DFF2的CLK端，D触发器DFF2的D端通过上拉电阻TIEH1连接电压VDD，D触发器DFF2的Q端连接与门AND2的另一个输入端，与门AND2输出时钟信号clkp。此单元生成的时钟信号clkp可保证其上升沿与外部输入的时钟频率信号F_IN对齐。
所述倍频信号产生单元由D触发器DFF3、D触发器DFF4、非门INV1、非门INV2、非门INV3、非门INV4、或非门NOR、与门AND3、与门AND4、与非门NAND2、缓冲器BUF1、缓冲器BUF2、传输门TG、比较器COMP、MOS管M1、MOS管M2、MOS管M3、电阻R1、电阻R2、电阻R3、电阻R4、上拉电阻TIEH2和上拉电阻TIEH3和电容C1构成，所述时钟信号控制单元产生的时钟信号clkp输入所述D触发器DFF3的CLK端，时钟信号clkp经过非门INV1后输入D触发器DFF4的CLK端，D触发器DFF3的D端通过上拉电阻TIEH2连接电压VDD，D触发器DFF4的D端通过上拉电阻TIEH3连接电压VDD，D触发器DFF3的Q端和D触发器DFF4的Q端分别连接或非门NOR的两个输入端，或非门NOR的输出端分别连接非门INV2的输入端、MOS管M1和MOS管M2的栅极，MOS管M1的源极接电压AVDD和传输门TG的一个I/O端，传输门TG的另一个I/O端串接电阻R3和电阻R4后接地，电阻R3和电阻R4之间的节点连接比较器COMP的负输入端，传输门TG的负控制端连接非门INV4的输出端和MOS管M3的栅极，传输门TG的正控制端连接非门INV4的输入端和与门AND4的一个输入端，并接收所述使能信号控制单元产生的使能信号enp；MOS管M2的源极接地，MOS管M1的漏极串接电阻R1、电阻R2后与MOS管M2的漏极连接，电阻R1和电阻R2之间的节点连接电容C1后接地；非门INV2的输出端连接与门AND3的一个输入端，与门AND3的另一个输入端输入输出使能信号out_en；与门AND3的输出端连接缓冲器BUF2，提高驱动能力，产生倍频输出信号F_OUT；电阻R1和电阻R2之间的节点还连接比较器COMP的正输入端；比较器COMP的输出端连接MOS管M3的漏极、非门INV3的输入端和与非门NAND2的一个输入端，并输出比较器信号comp_out到输出控制单元；非门INV3的输出端连接缓冲器BUF1后连接与非门NAND2的另一个输入端，与非门NAND2的输出端和非门INV4的输入端分别连接与门AND4的两个输入端；与门AND4的输出端输出复位信号rst并输入D触发器DFF3和D触发器DFF4的RSTN端。
所述输出控制单元由D触发器DFF5、D触发器DFF6、D触发器DFF7、非门INV5、非门INV6、非门INV7、与门AND5和上拉电阻TIEH4构成，所述倍频信号产生单元输入的比较器信号comp_out输入非门INV5的输入端，非门INV5的输出端连接D触发器DFF5的CLK端，D触发器DFF5的D端连接QN端，D触发器DFF5的Q端连接非门INV6的输入端，非门INV6的输出端连接D触发器DFF6的CLK端，D触发器DFF6的D端连接QN端，D触发器DFF6的Q端连接非门INV7的输入端，非门INV7的输出端连接D触发器DFF7的CLK端，D触发器DFF7的D端通过上拉电阻TIEH4连接电压VDD，D触发器DFF7的Q端产生输出使能信号out_en；D触发器DFF7的QN端连接与门AND5的一个输入端，与门AND5的另一个输入端以及D触发器DFF7的RSTN端输入所述使能信号控制单元输出的使能信号enp；与门AND5的输出端分别连接D触发器DFF5和D触发器DFF6的RSTN端。输出控制单元生成的输出使能信号out_en控制倍频输出信号F_OUT的输出。
本发明与现有技术相比，具有以下优点及有益效果：
（1）本发明的时钟信号倍频电路输出无毛刺，结构简单，功耗低，能够用于低功耗模式下的时钟倍频。
（2）本发明在系统进行频率切换、倍频器通断时，其输出不会产生毛刺。
（3）本发明有效地减小了RC时间常数的变化对倍频输出信号占空比的影响。
附图说明
图1为本发明的原理框图；
图2为使能信号控制单元的电路原理图；
图3为时钟信号控制单元的电路原理图；
图4为倍频信号产生单元的电路原理图；
图5为输出控制单元的电路原理图；
图6为信号仿真结果图；
图7为使用Matlab计算占空比z随电阻比率x和充放电电压比率y变化的三维函数图；
图8为图7中等占空比截面图。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
实施例1：
结合图1所示，一种输出无毛刺的低占空比误差的时钟信号倍频电路，包括使能信号控制单元、时钟信号控制单元、倍频信号产生单元和输出控制单元，其中：
使能信号控制单元，用于根据外部输入的使能信号DBL_EN、倍频信号产生单元输入的复位信号rst和输出控制单元输入的输出使能信号out_en生成使能信号enp；
时钟信号控制单元，用于根据外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp生成时钟信号clkp；
倍频信号产生单元，用于根据时钟信号控制单元输入的时钟信号clkp、使能信号控制单元输入的使能信号enp和输出控制单元输入的输出使能信号out_en生成复位信号rst、比较器信号comp_out和倍频输出信号F_OUT，其中，倍频输出信号F_OUT为时钟信号倍频电路的输出信号，复位信号rst输入使能信号控制单元，比较器信号comp_out输入输出控制单元；
输出控制单元，用于根据比较器信号comp_out和使能信号控制单元输入的使能信号enp生成输出使能信号out_en。
实施例2：
在实施例1的基础上，结合图2所示，所述使能信号控制单元由D触发器DFF1和或门OR构成，所述外部输入的使能信号DBL_EN输入D触发器DFF1的D端，所述倍频信号产生单元产生的复位信号rst输入D触发器DFF1的CLK端，所述输出控制单元产生的输出使能信号out_en输入D触发器DFF1的RSTN端，当输出使能信号out_en为高时，复位信号rst上升沿触发D触发器DFF1得到en_dff信号，en_dff信号与外部输入的使能信号DBL_EN相或生成使能信号enp。由于复位信号rst的触发，使得倍频输出信号F_OUT能够输出完整的周期信号而不会产生毛刺。
实施例3：
在实施例1或实施例2的基础上，结合图3所示，所述时钟信号控制单元由D触发器DFF2、与门AND1、与门AND2、与非门NAND1和上拉电阻TIEH1构成，所述外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp经与门AND1相与后得到clk_in信号，clk_in信号和D触发器DFF2的QN端输出的clk_enb信号经与非门NAND1进行与非后连接到D触发器DFF2的CLK端，D触发器DFF2的D端经TIEH上拉电阻到电压VDD，D触发器DFF2的RSTN端接使能信号enp；D触发器DFF2的Q端输出clk_en信号，QN端输出clk_enb信号；clk_en信号与clk_in信号经与门AND2相与后生成时钟信号clkp。此单元生成的时钟信号clkp可保证其上升沿与外部输入的时钟频率信号F_IN对齐。
实施例4：
在实施例3的基础上，结合图4所示，所述倍频信号产生单元由D触发器DFF3、D触发器DFF4、非门INV1、非门INV2、非门INV3、非门INV4、或非门NOR、与门AND3、与门AND4、与非门NAND2、缓冲器BUF1、缓冲器BUF2、传输门TG、比较器COMP、MOS管M1、MOS管M2、MOS管M3、电阻R1、电阻R2、电阻R3、电阻R4、电容C1、上拉电阻TIEH2和上拉电阻TIEH3构成，D触发器DFF3的CLK端接时钟信号clkp，RSTN端接复位信号rst，D端接上拉电阻TIEH2到电压VDD，Q端由时钟信号clkp触发生成p信号。时钟信号clkp经非门INV1反相生成clkn信号，D触发器DFF4的CLK端接clkn信号，RSTN端接复位信号rst，D端接上拉电阻TIEH3到电压VDD，Q端由clkn触发生成n信号。p信号和n信号经或非门NOR生成vctrl信号，vctrl信号连接到MOS管M1、MOS管M2的栅极。MOS管M1的源极接电压AVDD，MOS管M1的漏极接电阻R1一端，MOS管M2的源极接地，MOS管M2的漏极接电阻R2一端，电容C1的一端接地，电阻R1、电阻R2、电容C1的另一端相连并接比较器COMP的正输入端，使能信号enp经非门INV4反相后生成enn信号。传输门TG的正控制端接使能信号enp，负控制端接enn信号，传输门TG的一个I/O端接电压AVDD，另一个I/O端接电阻R3一端，电阻R4一端接地，电阻R3、电阻R4的另一端相连并接比较器COMP的负输入端。比较器COMP的输出为比较器信号comp_out。MOS管M3的源极接地，栅极接enn信号，漏极接比较器信号comp_out。比较器信号comp_out经非门INV3反相后接缓冲器BUF1进行延迟，之后与比较器信号comp_out输入与非门NAND2。与非门NAND2的输出与使能信号enp输入与门AND4生成复位信号rst。vctrl信号经非门INV2反相后与输出使能信号out_en输入与门AND3。AND3的输出接缓冲器BUF2，提高驱动能力，生成倍频输出信号F_OUT。
实施例5：
在实施例4的基础上，结合图5所示，所述输出控制单元由D触发器DFF5、D触发器DFF6、D触发器DFF7、非门INV5、非门INV6、非门INV7、与门AND5和上拉电阻TIEH4构成，所述倍频信号产生单元输入的比较器信号comp_out经非门INV5反相后连接D触发器DFF5的CLK端，D触发器DFF5的QN端连接到其D端。D触发器DFF5的Q端输出经非门INV6反相后连接到D触发器DFF6的CLK端。D触发器DFF6的QN端连接到其D端。D触发器DFF6的Q端输出经非门INV7反相后连接到D触发器DFF7的CLK端。D触发器DFF7的RSTN端连接使能信号enp，D端接TIEH上拉电阻到电压VDD，Q端产生输出使能信号out_en，QN端输出信号out_enb。信号out_enb输入与门AND5的一个输入端，与门AND5的另一个输入端以及D触发器DFF7的RSTN端输入所述使能信号控制单元输出的使能信号enp；与门AND5的输出端分别连接D触发器DFF5和D触发器DFF6的RSTN端。此单元生成的输出使能信号out_en控制倍频输出信号F_OUT的输出。
结合图1-图5所示，外部输入的时钟频率信号F_IN输入时钟信号控制单元后，当外部输入的使能信号DBL_EN为低时，使倍频电路复位，如图6所示，此时使能信号enp、时钟信号clkp、V_rc信号（比较器COMP的正输入端的输入信号）、Vref信号（比较器COMP的负输入端的输入信号）、比较器信号comp_out、复位信号rst、输出使能信号out_en、倍频输出信号F_OUT均为低；或非门NOR输出vctrl信号为高。当外部输入的使能信号DBL_EN从低变为高时，倍频电路使能，开始工作。此时使能信号enp跟随变高，clk_in信号（与门AND1的输出信号）随即跟随外部输入的时钟频率信号F_IN，而时钟信号clkp在clk_in的下一个上升沿后跟随F_IN信号，如此保证时钟信号clkp与外部输入的时钟频率信号F_IN信号边沿对齐。此时的复位信号rst也变为高。
在倍频信号产生单元中，时钟信号clkp和clkn信号（时钟信号clkp经过非门INV1反相后的信号）通过D触发器DFF3和D触发器DFF4生成p和n信号，进而生成vctrl信号。vctrl信号为低时控制MOS管M1导通，MOS管M2截止，通过电阻R1对电容C1进行充电；vctrl信号为高时控制MOS管M2导通，MOS管M1截止，通过电阻R2对电容C1进行放电。电容C1上的电压为V_rc。电阻R3和电阻R4对电压AVDD分压产生电压Vref。比较器COMP比较电压V_rc和Vref，输出比较器信号comp_out，进而生成复位信号rst。复位信号rst对D触发器DFF3和D触发器DFF4进行复位，当时钟信号clkp变化时又重新触发D触发器DFF3或D触发器DFF4，控制电容C1的充放电。如此重复，进而产生的vctrl信号的频率是F_IN频率的两倍。
由于vctrl信号初始的占空比偏差较大，故在输出控制单元中对比较器信号comp_out进行计数，产生延迟的输出使能信号out_en。当vctrl信号的占空比稳定后，输出使能信号out_en变为高，输出倍频输出信号F_OUT。
当外部输入的使能信号DBL_EN从高变为低时，为了使倍频输出信号F_OUT输出无毛刺，在使能信号控制单元中，使用复位信号rst为D触发器的CLK信号，使得使能信号enp的下降沿始终保持在倍频输出信号F_OUT为低的时候。如此确保倍频输出信号F_OUT能够输出完整的周期信号而不会产生毛刺。
在倍频信号产生单元中，通过RC（电阻R1和电容C1）充放电来产生倍频，RC电路充放电时间计算为：
Vt=V0+(V1-V0)*[1-exp(-t/τ)]或t=τ*ln[(V1-V0)/(V1-Vt)]
其中τ为时间常数τ=R*C；V0为电容C1上的初始电压值，V1为电容C1最终可充到的电压值。
设通过电阻R1、电容C1从电压V0充电到电压Vref的时间为t1，通过电阻R2、电容C1从电压Vref放电到V0的时间为t2。RC充放电的电源电压AVDD的值为Vd，则：
t1=R1*C1*ln((Vd-V0)/(Vd-Vref))
t2=R2*C1*ln(Vref/V0)
设R2=R1/x，V0=Vref/y，x为电阻比率，y为充放电电压比率；通常设置R3=R4，则Vref=Vd/2，则占空比z计算为：
z=1/(1+t1/t2)=1/(1+x*ln(2-1/y)/ln(y))
使用Matlab软件计算，如图7和图8所示，要使得z=50%（图7中Z轴为z*100=50），取x=2.5时，y≈4.08。
例如当F_IN为24MHz时，取R1=27KΩ，x=2.5时，计算得C1=686fF（飞法）。当RC增大20%时，占空比增大8%；当RC减小20%时，占空比减小11.7%；可见在不进行校准情况下，减小了时间常数RC变化对占空比的影响。并且随着x的取值越小，占空比对时间常数RC的敏感度越低。
尽管这里参照本发明的解释性实施例对本发明进行了描述，上述实施例仅为本发明较佳的实施方式，本发明的实施方式并不受上述实施例的限制，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。

Claims (5)

1.一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，包括使能信号控制单元、时钟信号控制单元、倍频信号产生单元和输出控制单元，其中：
使能信号控制单元，用于根据外部输入的使能信号DBL_EN、倍频信号产生单元输入的复位信号rst和输出控制单元输入的输出使能信号out_en生成使能信号enp；
时钟信号控制单元，用于根据外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp生成时钟信号clkp；
倍频信号产生单元，用于根据时钟信号控制单元输入的时钟信号clkp、使能信号控制单元输入的使能信号enp和输出控制单元输入的输出使能信号out_en生成复位信号rst、比较器信号comp_out和倍频输出信号F_OUT；
输出控制单元，用于根据倍频信号产生单元输入的比较器信号comp_out和使能信号控制单元输入的使能信号enp生成输出使能信号out_en。
2.根据权利要求1所述的一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，所述使能信号控制单元由D触发器DFF1和或门OR构成，所述外部输入的使能信号DBL_EN输入D触发器DFF1的D端，所述倍频信号产生单元产生的复位信号rst输入D触发器DFF1的CLK端，所述输出控制单元产生的输出使能信号out_en输入D触发器DFF1的RSTN端，外部输入的使能信号DBL_EN输入或门OR的一个输入端，或门OR的另一个输入端连接D触发器DFF1的Q端，或门OR生成使能信号enp。
3.根据权利要求1或2所述的一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，所述时钟信号控制单元由D触发器DFF2、与门AND1、与门AND2、与非门NAND1和上拉电阻TIEH1构成，所述外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp分别输入与门AND1的两个输入端，外部输入的时钟频率信号F_IN还输入D触发器DFF2的RSTN端，与门AND1的输出端分别连接与非门NAND1和与门AND2的一个输入端，与非门NAND1的另一个输入端连接D触发器DFF2的QN端，与非门NAND1的输出端连D接触发器DFF2的CLK端，D触发器DFF2的D端通过上拉电阻TIEH1连接电压VDD，D触发器DFF2的Q端连接与门AND2的另一个输入端，与门AND2输出时钟信号clkp。
4.根据权利要求3所述的一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，所述倍频信号产生单元由D触发器DFF3、D触发器DFF4、非门INV1、非门INV2、非门INV3、非门INV4、或非门NOR、与门AND3、与门AND4、与非门NAND2、缓冲器BUF1、缓冲器BUF2、传输门TG、比较器COMP、MOS管M1、MOS管M2、MOS管M3、电阻R1、电阻R2、电阻R3、电阻R4、上拉电阻TIEH2和上拉电阻TIEH3和电容C1构成，所述时钟信号控制单元产生的时钟信号clkp输入所述D触发器DFF3的CLK端，时钟信号clkp经过非门INV1后输入D触发器DFF4的CLK端，D触发器DFF3的D端通过上拉电阻TIEH2连接电压VDD，D触发器DFF4的D端通过上拉电阻TIEH3连接电压VDD，D触发器DFF3的Q端和D触发器DFF4的Q端分别连接或非门NOR的两个输入端，或非门NOR的输出端分别连接非门INV2的输入端、MOS管M1和MOS管M2的栅极，MOS管M1的源极接电压AVDD和传输门TG的一个I/O端，传输门TG的另一个I/O端串接电阻R3和电阻R4后接地，电阻R3和电阻R4之间的节点连接比较器COMP的负输入端，传输门TG的负控制端连接非门INV4的输出端和MOS管M3的栅极，传输门TG的正控制端连接非门INV4的输入端和与门AND4的一个输入端，并接收所述使能信号控制单元产生的使能信号enp；MOS管M2的源极接地，MOS管M1的漏极串接电阻R1、电阻R2后与MOS管M2的漏极连接，电阻R1和电阻R2之间的节点连接电容C1后接地；非门INV2的输出端连接与门AND3的一个输入端，与门AND3的另一个输入端输入输出使能信号out_en；与门AND3的输出端连接缓冲器BUF2后产生倍频输出信号F_OUT；电阻R1和电阻R2之间的节点还连接比较器COMP的正输入端；比较器COMP的输出端连接MOS管M3的漏极、非门INV3的输入端和与非门NAND2的一个输入端，并输出比较器信号comp_out到输出控制单元；非门INV3的输出端连接缓冲器BUF1后连接与非门NAND2的另一个输入端，与非门NAND2的输出端和非门INV4的输入端分别连接与门AND4的两个输入端；与门AND4的输出端输出复位信号rst并输入D触发器DFF3和D触发器DFF4的RSTN端。
5.根据权利要求4所述的一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，所述输出控制单元由D触发器DFF5、D触发器DFF6、D触发器DFF6、非门INV5、非门INV6、非门INV7、与门AND5和上拉电阻TIEH4构成，所述倍频信号产生单元输入的比较器信号comp_out输入非门INV5的输入端，非门INV5的输出端连接D触发器DFF5的CLK端，D触发器DFF5的D端连接QN端，D触发器DFF5的Q端连接非门INV6的输入端，非门INV6的输出端连接D触发器DFF6的CLK端，D触发器DFF6的D端连接QN端，D触发器DFF6的Q端连接非门INV7的输入端，非门INV7的输出端连接D触发器DFF7的CLK端，D触发器DFF7的D端通过上拉电阻TIEH4连接电压VDD，D触发器DFF7的Q端产生输出使能信号out_en；D触发器DFF7的QN端连接与门AND5的一个输入端，与门AND5的另一个输入端以及D触发器DFF7的RSTN端输入所述使能信号控制单元输出的使能信号enp；与门AND5的输出端分别连接D触发器DFF5和D触发器DFF6的RSTN端。
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