CN103178813A

CN103178813A - 一种低失调全动态比较器

Info

Publication number: CN103178813A
Application number: CN2013100598383A
Authority: CN
Inventors: 吴建辉; 汤旭婷; 张理振; 薛金炜; 王海冬; 胡建飞; 田茜
Original assignee: Southeast University
Current assignee: Southeast University Wuxi branch
Priority date: 2013-02-26
Filing date: 2013-02-26
Publication date: 2013-06-26
Anticipated expiration: 2033-02-26
Also published as: CN103178813B

Abstract

本发明公开了一种低失调全动态比较器，其通过增加的预放大电路和失调消除电路，在比较器的输入端补偿了失调电压，大幅度减小了比较器失调电压的影响。而相对于传统的带有预放大电路的比较器，本发明采用全动态结构的预放大器，不消耗静态电流，降低了功耗。

Description

一种低失调全动态比较器

技术领域

本发明涉及一种低失调全动态比较器，属于比较器领域。

背景技术

对于数模转换器、模数转换器等模拟电路而言，比较器是十分重要的电路模块，其失调特性和消耗的功耗大小将显著影响整体电路的性能和工作状态。按照工作原理，现在逐次逼近型模数转换器和快闪型模数转化器中常用的比较器大体可以分为两类：运放结构比较器和Latch比较器。运放结构比较器可以分辨较小的输入信号，但是速度较慢；Latch比较器的速度较快，但是只能分辨较大的输入信号。在高速、高精度的应用中，对比较器的精度和速度都有较高的要求，通常将两种比较器级联使用，发挥各自的优势，必要时需要使用失调校准技术。

Latch比较器的基本工作原理是采用是两个首尾相接的相器，正反馈，使比较器的速度较快。工作过程包括两个模式，首先是采样模式，输入端对输入电压进行采样，然后是锁存模式，通过正反馈，比较结果被迅速锁存。但传统Latch比较器的失调电压也会影响比较器的正常工作。

发明内容

发明目的：本发明提出一种低失调全动态比较器，能够消除减小失调电压对比较器的影响。

技术方案：本发明采用的技术方案为一种低失调全动态比较器，具有锁存电路，存储锁存电路输出端信号的与非门锁存器，还包括：

预放大电路，其具有形成比较器输入端的差分放大器，受时钟信号控制的负载和第五晶体管，以及与锁存电路输入端连接的预放大电路输出端；

失调消除电路，将与非门锁存器所储存的信号反馈到比较器输入端，用于改变预放大电路输出端电荷泄放速度。

作为本发明的进一步改进，所述失调消除电路包括

分别并联在第五晶体管漏极与预放大电路输出端之间的第三晶体管和第四晶体管；分别控制第三晶体管和第四晶体管通断的第一开关电路和第二开关电路；用于给第一开关电路和第二开关电路提供控制信号的双与门电路。

所述第一开关电路包括有公共端的第一开关、第二开关和第五开关，其中第一开关的另一端连接高电平，第二开关的另一端连接低电平，第五开关的另一端连接到第三晶体管的栅极，第一电容连接在第三晶体管的栅极与地之间，第二电容连接在所述公共端与地之间；

所述第二开关电路包括有公共端的第三开关、第四开关和第六开关，其中第四开关的另一端连接高电平，第三开关的另一端连接低电平，第六开关的另一端连接到第四晶体管的栅极，第三电容连接在第四晶体管的栅极与地之间，第四电容连接在所述公共端与地之间；

所述双与门电路包括第一与门和第二与门，与非门锁存器的储存信号分别输入到第一与门的输入端和第二与门的输入端，第一与门和第二与门的另一输入端共同接入使能信号和时钟信号的逻辑与运算结果，第一与门的输出信号控制第一开关和第三开关，第二与门的输出信号控制第二开关和第四开关，第五开关和第六开关受时钟信号的反相信号控制。

有益效果：本发明通过增加的预放大电路和失调消除电路，在比较器的输入端补偿了失调电压，大幅度减小了比较器失调电压的影响。而相对于传统的带有预放大电路的比较器，本发明采用全动态结构的预放大器，不消耗静态电流，降低了功耗。

附图说明

图1为本发明一种低失调全动态比较器的电路拓扑结构图；

图2为比较器失调电压等效示意图；

图3为本发明一种低失调全动态比较器各节点电压波形图。

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

如图1所示，本发明包括预放大电路1、失调消除电路4、与非门锁存器3和锁存电路2。

锁存电路2是一种现有的电路，其包括第八至十六MOS管M8-M16，其中第十二至十五MOS管M12-M15为P型MOS管。第十一MOS管M11的栅极构成了锁存电路第一输入端FP，第八MOS管M8的栅极构成锁存电路第二输入端FN。第十二MOS管M12、第十五MOS管M15的栅极和第十六MOS管M16的栅极均接入时钟信号CLK。

预放大电路1是以受时钟信号CLK控制通断的第六和第七MOS管M6-M7为负载的差分放大器。第一MOS管M1和第二MOS管M2的栅极分别构成了预放大电路1的输入端，也是整个比较器的第一输入端INP和第二输入端INN。第五MOS管作为差分放大器的电流源，其栅极也接入时钟信号CLK，受时钟信号CLK的控制。预放大电路第一输出端OP1连接到锁存电路第一输入端FP，预放大电路第二输出端ON1连接到锁存电路第二输入端FN。

失调消除电路4包括连接在第五MOS管M5漏极和预放大电路第二输出端ON1之间的第三MOS管M3，以及连接在第五MOS管M5漏极和预放大电路第一输出端OP1之间的第四MOS管M4。第三MOS管M3和第四MOS管M4提供了预放大电路两个输出端电荷的泄放通路，这条泄放通路的通断由作用于第三MOS管M3栅极的电压Vp和第四MOS管M4栅极的电压Vn控制。为此，失调消除电路4还具有第一开关电路和第二开关电路，用于产生第三MOS管栅极电压Vp和第四MOS管栅极电压Vn。

第一开关电路包括有公共端的第一开关S1、第二开关S2和第五开关S5，其中第一开关S1的另一端连接高电平VH，第二开关S2的另一端连接低电平VL，第五开关S5的另一端连接到第三MOS管M3的栅极，第一电容C1连接在第三MOS管M3的栅极与地之间，第二电容C2连接在所述公共端与地之间。第二开关电路包括有公共端的第三开关S3、第四开关S4和第六开关S6，其中第四开关S4的另一端连接高电平VH，第三开关S3的另一端连接低电平VL，第六开关S6的另一端连接到第四MOS管M4的栅极，第三电容C3连接在第四MOS管M4的栅极与地之间，第四电容C4连接在所述公共端与地之间。

锁存电路第一输出端OUTP和锁存电路第二输出端OUTN连接到与非门锁存器3的输入端。与非门锁存器第一输出端OP和第二输出端ON分别连接到第一与门and1的一个输入端和第二与门and2的一个输入端。第一与门and1和第二与门and2的另一个输入端连接在一起，并共同接入使能信号EN和时钟信号CLK逻辑与运算的结果。第一与门and1的输出信号形成第二控制信号K2，第二与门and2的输出信号形成第一控制信号K1。第一控制信号K1控制第一开关S1和第三开关S3，第二控制信号K2控制第二开关S2和第四开关S4，第五开关S5和第六开关S6受时钟信号CLK的反相信号CKb控制。

如图2所示，假设在电路刚开始进行失调消除时，将失调等效到预放大器1输入端的失调电压为VOS，而比较器的其余部分均视为理想状态不存在失调，预放大电路1的第一输入端INP和第二输入端INN都接到共模电平VCM。当时钟信号CLK为低电平时，预放大电路1中的第六MOS管M6和第七MOS管M7导通，将预放大电路第一输出端OP1和第二输出端ON1均充电到高电平，而锁存电路2的两个输出端均被拉至高电平，所以数字锁存器3的输出保持原有的输出不变。当时钟信号为高电平时，预放大电路1中的第六MOS管M6和第七MOS管M7截止，预放大电路第一输出端OP1和第二输出端ON1分别通过第二MOS管M2和第一MOS管M1放电，由于失调电压VOS的存在，第一MOS管的栅极电压要低于第二MOS管的栅极电压，因此第一MOS管M1中的导通电流小于第二MOS管M2中的导通电流，所以预放大电路第一输出端OP1的放电速度要大于第二输出端ON1的放电速度，预放大电路第一输出端OP1的电压会逐渐低于预防大电路第二输出端ON1的电压，经过锁存电路2的作用，锁存电路第一输出端OUTP和第二输出端OUTN分别被迅速拉成低电平和高电平，与非门锁存器第一输出端OP和第二输出端ON分别输出低电平和高电平，所以失调消除电路4形成的第一控制信号K1和第二控制信号K2分别为高电平和低电平，所以第一开关S1和第三开关S3导通，第二开关S2和第四开关S4断开。第二电容C2充电至高参考电平VH，第四电容C4放电至低参考电平VL，此时时钟的反相信号CKb为低电平，第五开关S5和第六开关S6均断开，第三MOS管栅极电压Vp和第四MOS管栅极电压Vn不变化。当进入下一个时钟周期的低电平半周期时，第一控制信号K1和第二控制信号K2均为低电平，第一开关S1，第二开关S2，第三开关S3，第四开关S4均断开，此时CKb为高电平，第五开关S5和第六开关S6均导通，第一电容C1和第二电容C2并联，根据电荷守恒可以计算得到第三MOS管栅极电压Vp升高，同样，第四MOS管栅极电压Vn降低，当再次进入时钟高电平半周期时，第三MOS管栅极电压Vp要高于第四MOS管栅极电压Vn，所以第三MOS管M3的导通电流要大于第四MOS管的导通电流，加快了预放大电路第二输出端ON1的放电速度，减小失调电压VOS的影响，这样经过多个周期的调整，使得第三MOS管栅极电压Vp高于第四MOS管栅极电压Vn一定的电压值，能够消除失调电压VOS的影响，使预放大电路第一输出端OP1和第二输出端ON1具有相同的放电速度。

由图3所示为本发明各结点电压随时间的变化曲线，此时预放大电路第一输入端INP和第二输入端INN都接入共模电平VCM。由曲线图可以看出，比较器第一输出端（即与非门锁存器第一输出端OP）由开始时的低电平，到消除后期变化为交替的低电平和高电平。比较器第二输出端（即与非门锁存器第二输出端ON）由开始时的高电平，到消除后期的交替变化的低电平和高电平，失调消除电路4通过改变第三MOS管栅极电压VP和第四MOS管栅极电压VN两点的电压，顺利消除了失调电压VOS的影响。

Claims

1.一种低失调全动态比较器，具有锁存电路（2），存储锁存电路输出端（OUTP,OUTN）信号的与非门锁存器（3），其特征在于，还包括：

预放大电路（1），其具有形成比较器输入端（INP,INN）的差分放大器（M1，M2），受时钟信号（CLK）控制的负载（M6，M7）和第五晶体管（M5），以及与锁存电路输入端（FP,FN）连接的预放大电路的输出端（OP1，ON1）；

失调消除电路（4），将与非门锁存器（3）所储存的信号反馈到比较器输入端（INP,INN），用于改变预放大电路输出端（OP1，ON1）电荷泄放速度。

2.根据权利要求1所述的低失调全动态比较器，其特征在于，所述失调消除电路（4）包括

分别并联在第五晶体管（M5）漏极与预放大电路两个输出端（OP1，ON1）之间的第三晶体管（M3）和第四晶体管（M4）；分别控制第三晶体管（M3）和第四晶体管（M4）通断的第一开关电路和第二开关电路；用于给第一开关电路和第二开关电路提供控制信号的双与门电路。

3.根据权利要求2所述的低失调全动态比较器，其特征在于，

所述第一开关电路包括有公共端的第一开关(S1)、第二开关（S2）和第五开关（S5），其中第一开关（S1）的另一端连接高电平（VH），第二开关（S2）的另一端连接低电平（VL），第五开关（S5）的另一端连接到第三晶体管（M3）的栅极，第一电容（C1）连接在第三晶体管（M3）的栅极与地之间，第二电容（C2）连接在所述公共端与地之间；

所述第二开关电路包括有公共端的第三开关(S3)、第四开关（S4）和第六开关（S6），其中第四开关（S4）的另一端连接高电平（VH），第三开关（S3）的另一端连接低电平（VL），第六开关（S6）的另一端连接到第四晶体管（M4）的栅极，第三电容（C3）连接在第四晶体管（M4）的栅极与地之间，第四电容（C4）连接在所述公共端与地之间；

所述双与门电路包括第一与门（and1）和第二与门（and2），与非门锁存器（3）的储存信号分别输入到第一与门（and1）的输入端和第二与门（and2）的输入端，第一与门（and1）和第二与门（and2）的另一输入端共同接入使能信号（EN）和时钟信号（CLK）的逻辑与运算结果，第一与门（and1）的输出信号控制第一开关（S1）和第三开关（S3），第二与门（and2）的输出信号控制第二开关（S2）和第四开关（S4），第五开关（S5）和第六开关（S6）受时钟信号（CLK）的反相信号（CKb）控制。