CN107944099B - 一种高速高精度比较器电路设计 - Google Patents

Abstract

本发明公开了一种高速高精度比较器电路设计，包括第一级可再生放大电路、第二级正反馈锁存电路。该比较器通过在第一级预放大的过程中使用再生电路使得比较器第一级输出信号幅度在更短的时间内达到第二级正反馈锁存级能识别的程度，使得比较器的速度得到提高，从而能应用在高速ADC(模数转换器)中。第二级正反馈锁存级采用两个反相器隔离了比较器的第一级和第二级，改善了第一级可再生放大电路的增益，使比较器的等效输入失调电压降低。另外，相较于在ADC中使用的二阶动态比较器，本发明的比较器负载驱动能力更强，延迟对输入信号差值的变化更不敏感。

Description

一种高速高精度比较器电路设计

技术领域

本发明涉及模拟CMOS集成电路设计领域，特别是涉及一种适用于模数转换器的高速高精度比较器电路设计。

背景技术

随着深亚微米工艺技术的不断发展进步，高速和低功耗成为当前ADC发展的两大主流方向。作为ADC的一个关键模块，比较器的速度、失调和功耗对整个ADC的性能起着举足轻重的作用。近年来在ADC广泛使用的二阶动态比较器采用两相不交叠时钟实现对比较器的复位和比较，这种方法会增加时钟负载，并且会使得比较器的速度减慢。因而合理设计一个速度更快、驱动能力更强的比较器具有重要意义。

发明内容

为了克服上述现有技术的不足，本发明提供了一种适用于模数转换器的高速高精度比较器电路设计。

为实现上述目的，本发明所采用的技术方案是：

一种高速高精度比较器电路设计，其特征在于：包括第一级可再生放大电路和第二级正反馈锁存级；所述第一级可再生放大电路包括由时钟信号控制的尾电流源、预放大输入对管和可再生放大电路；所述第二级正反馈锁存级包括了两个反相器、复位电路和正反馈锁存级；

所述第一级可再生放大电路在比较环节第一级可再生放大电路实现对输入信号的放大，在复位环节第一级可再生放大电路停止对输入信号的比较；所述第二级正反馈锁存级的两个反相器主要隔绝了第一级可再生放大电路和第二级正反馈锁存级，使得比较器的驱动能力得到加强，在比较环节第一级可再生放大电路的输出结果直接进入第二级正反馈锁存级进行输出，在锁存环节第二级正反馈锁存级直接对输出进行置位。

所述第一级可再生放大电路包括差分输入管M1和M2，尾电流管Mtail，可再生晶体管M3和M4、复位管M5和M6，其中M1、M2和Mtail为NMOS管，M3、M4、M5和M6为PMOS管；所述的第二级正反馈锁存级包括M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19和M20，其中M9、M10、M13、M14、M17、M18、M19和M20为PMOS管，M7、M8、M11、M12、M15和M16为NMOS管；该电路的具体结构为：

M1的栅极接差分输入信号VIN；M1的漏极接M5的漏极；M1的源极接M2的源极，其连接点和尾电流管Mtail的漏极相连；M2的栅极接差分输入信号VIP；M2的漏极接M6的漏极；Mtail的源极接地；Mtail的栅极接时钟信号CLK；M3的栅极接M4的漏极，作为本级的输出N；M3的源极接Vdd；M3的漏极接M5的漏极；M4的栅极M3的漏极，作为本级的输出P；M4的漏极接M6的漏极；M5的栅极接时钟信号CLK；M5的源极接Vdd；M5的漏极接M3的漏极；M6的栅极接时钟信号CLK；M6的源极接Vdd；M6的漏极接M4的漏极；

M9和M11的栅极相接，连接本级的输入信号P；M9的源极接Vdd；M9漏极和M11的漏极相连；M11的源极接地；M13的栅极和M15的栅极相连，连接点与M9的漏极相连；M13的源极接Vdd；M13的漏极接M15的漏极；M15的源极接地；M15的漏极接M7的源极；M17的栅极接M9的漏极；M17的源极接Vdd；M17的漏极接M7的漏极；M19的源极接Vdd；M19的漏极接M7的漏极；M19的栅极接M7的栅极,连接点与M20的漏极相连作为输出OUTp；M10和M12的栅极相接，连接本级的输入信号N；M10的源极接Vdd；M10漏极和M12的漏极相连；M12的源极接地；M14的栅极和M16的栅极相连，连接点与M10的漏极相连；M14的源极接Vdd；M14的漏极接M16的漏极；M16的源极接地；M16的漏极接M8的源极；M18的栅极接M10的漏极；M18的源极接Vdd；M18的漏极接M8的漏极；M20的源极接Vdd；M20的漏极接M8的漏极；M20的栅极接M8的栅极，连接点与M19的漏极相连作为输出OUTn。

有益效果

本发明提供的适用于ADC的高速高精度比较器，与传统的动态比较器相比，更适合应用在低电源电压的电路结构中，这对低功耗应用系统极具吸引力。与二阶动态锁存比较器相比，本发明提供的高速高精度比较器只采用一相时钟信号，降低了时钟负载；在比较阶段，第一级可再生放大电路中正反馈电路的使用，使得本级输出信号在更短的时间内达到第二级正反馈锁存级能识别的信号幅度，进而使得整个比较器速度变快；在复位阶段，第二级正反馈锁存级不存在电源到地的直流通路，所以整个比较器的静态功耗为零；第二级正反馈锁存级中两个反相器的使用，使得比较器的驱动能力提高，并提高了第一级可再生放大电路增益，进而使得整个比较器的等效输入失调电压降低。

附图说明

图1为传统动态比较器电路结构；

图2为二阶动态比较器电路结构；

图3为本发明的总体结构框架图；

图4为本文提出的高速高精度比较器电路结构；

图5为传统二阶动态比较器的输入输出波形图；

图6为本发明提出的高速高精度比较器的输入输出波形图；

图7为几种比较器结构延迟时间随电源电压变化对比图。

具体实施方式

下面结合附图对本发明作进一步的说明。

如图1所示为传统动态比较器，它主要由时钟信号CLK完成比较器的复位和比较两个过程。在复位阶段，CLK信号为低电平，尾电流管Mtail断开，电源电压Vdd通过比较器复位管M7和M8将输出OUTp和OUTn拉高至高电平Vdd；在比较阶段，CLK信号为高电平，此时复位管截止，输入信号VIN和VIP的差值被由M3-M5组成的正反馈锁存级迅速放大，并将输出一端拉低至低电平，一端保持为高电平。

如图2所示为二阶动态比较器，主要包括预放大器和带复位端的正反馈锁存级；该动态比较器的预放大级由晶体管M1、M2、M3、M4和Mtl构成，带复位端的正反馈锁存级由晶体管M5、M6、M7、M8、M9、M10和Mt2组成；其中晶体管M1、M2、Mt1、M5、M6、M9和M10为NMOS管，M3、M4、M7、M8和Mt2为PMOS管；该电路的具体结构为：

M1的栅极接输入信号VIN；M1的源极接M2的源极；M1的漏极接M3的漏极，连接点作为本级的输出P；M2的栅极接输入信号VIP；M2的源极接Mt1的漏极；M2的漏极接M4的漏极，连接点作为本级的输出N；Mt1的栅极接时钟信号CLK；Mt1的漏极接地；M3的栅极接M4的栅极，连接点接时钟信号CLK；M3的源极接Vdd；M4的源极接Vdd；M5的栅极接预放大级输出信号P；M5的源极接地；M5的漏极接M9的漏极；M6的栅极接预放大级输出信号P；M6的源极接地；M6的漏极接M10的漏极；M7的栅极接M9的栅极，连接点接到M8的漏极作为本级的输出信号OUTp；M7的源极接Mt2的漏极；M7的漏极接M9的漏极；M8的栅极接M10的栅极，连接点接到M7的漏极作为本级的输出信号OUTn；M8的源极接Mt2的漏极；M8的漏极接M10的漏极；M9的源极接地；M10的源极接地；Mt2的栅极接反相时钟信号；

图2所示的二阶动态比较器在两相非交叠时钟控制下进行相应的复位和比较。当时钟信号CLK为低电平的时候，比较器处于复位状态，此时比较器的尾电流管Mt1和Mt2均处于截止状态，晶体管M3和M4导通，电源电压Vdd不断对预放大级的两输出端P和N的负载电容充电至Vdd，这使得正反馈锁存级的输入管M5和M6均处于导通状态，使得比较器的两输出端OUTp和OUTn不断放电，完成比较器对输出信号的锁存；当比较器的时钟信号CLK由低电平变为高电平时，晶体管M3、M4处于截止状态，晶体管M1、M2处于导通状态，预放大级电路输出节点P、N在晶体管M1、M2栅极输入信号的控制下放电，放电的速度主要由比较器输入信号的大小决定，在放电的过程中预放大级电路输出信号的共模电压随着输出节点P、N电压的降低不断降低而差模电压在不断增大，当共模电压下降到一定程度时，晶体管M7或M8导通，此时晶体管M7─M10构成的正反馈电路通过对前级电路的输出的判别，迅速将输出信号锁定，使得比较器输出一端为高电平，一端为低电平，最终完成对比较器输入信号的比较。

如图3所示为本文高速高精度比较器电路的总体结构框架图，主要包括第一级可再生放大电路和第二级正反馈锁存级。该结构采用全差分结构，有效的抑制了环境因素对整个比较器电路结构的影响。

如图4所示为本文提出的高速高精度比较器，主要包括第一级可再生放大电路和第二级正反馈锁存级；所述第一级可再生放大电路包括由时钟信号控制的尾电流源、预放大输入对管和可再生放大电路；所述第二级正反馈锁存级包括了两个反相器、复位电路和正反馈锁存级；

所述第一级可再生放大电路在比较环节第一级可再生放大电路实现对输入信号的放大，在复位环节第一级可再生放大电路停止对输入信号的比较；所述第二级正反馈锁存级的两个反相器主要隔绝了第一级可再生放大电路和第二级正反馈锁存级，使得比较器的驱动能力得到加强，在比较环节第一级可再生放大电路的输出结果直接进入第二级正反馈锁存级进行输出，在锁存环节第二级正反馈锁存级直接对输出进行置位。

所述第一级可再生放大电路包括差分输入管M1和M2，尾电流管Mtail，可再生晶体管M3和M4，复位管M5和M6，其中M1、M2和Mtail为NMOS管，M3、M4、M5和M6为PMOS管。

M1的栅极接差分输入信号VIN；M1的漏极接M5的漏极；M1的源极接M2的源极，其连接点和尾电流管Mtail的漏极相连；M2的栅极接差分输入信号VIP；M2的漏极接M6的漏极；Mtail的源极接地；Mtail的栅极接时钟信号CLK；M3的栅极接M4的漏极，作为本级的输出N；M3的源极接Vdd；M3的漏极接M5的漏极；M4的栅极M3的漏极，作为本级的输出P；M4的漏极接M6的漏极；M5的栅极接时钟信号CLK；M5的源极接Vdd；M5的漏极接M3的漏极；M6的栅极接时钟信号CLK；M6的源极接Vdd；M6的漏极接M4的漏极。

所述的第二级正反馈锁存级包括M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19和M20，其中M9、M10、M13、M14、M17、M18、M19和M20为PMOS管，M7、M8、M11、M12、M15和M16为NMOS管。

M9和M11的栅极相接，连接本级的输入信号P；M9的源极接Vdd；M9漏极和M11的漏极相连；M11的源极接地；M13的栅极和M15的栅极相连，连接点与M9的漏极相连；M13的源极接Vdd；M13的漏极接M15的漏极；M15的源极接地；M15的漏极接M7的源极；M17的栅极接M9的漏极；M17的源极接Vdd；M17的漏极接M7的漏极；M19的源极接Vdd；M19的漏极接M7的漏极；M19的栅极接M7的栅极,连接点与M20的漏极相连作为输出OUTp；M10和M12的栅极相接，连接本级的输入信号N；M10的源极接Vdd；M10漏极和M12的漏极相连；M12的源极接地；M14的栅极和M16的栅极相连，连接点与M10的漏极相连；M14的源极接Vdd；M14的漏极接M16的漏极；M16的源极接地；M16的漏极接M8的源极；M18的栅极接M10的漏极；M18的源极接Vdd；M18的漏极接M8的漏极；M20的源极接Vdd；M20的漏极接M8的漏极；M20的栅极接M8的栅极，连接点与M19的漏极相连作为输出OUTn。

本发明提供的高速高精度比较器采用时钟信号实现对比较器的复位和比较。在时钟信号CLK低电平时，第一级可再生放大电路的尾电流管Mtail处于截止状态，M7和M8处于导通状态，第一级可再生放大电路的两输出端P和N均被充电到电源电压Vdd，信号P和N通过第二级正反馈锁存级的反相器后变为低电平，这使得晶体管M15和M16处于截止状态而M17和M18处于导通状态，电源电压对比较器的输出端电容进行充电，OUTp和OUTn输出置位为高电平；在时钟信号CLK高电平时，第一级可再生放大电路的尾电流管Mtail处于导通状态，M7和M8处于截止状态，第一级可再生放大电路的两输出端P和N在差分输入信号的控制下进行有条件的放电，由于M3和M4构成的再生电路的存在，输出信号P和N的差值会不断增大，这会使得第二级正反馈锁存级的输出OUTp和OUTn会根据信号P和N差值大小进行有条件的放电或充电，使得比较器输出一端为高电平，一端为低电平，最终完成对比较器输入信号的比较。

相较于图1所示的传统动态比较器，图4所示的适用于ADC的高速高精度比较器电路具有以下优点：首先，本发明提供的比较器更适合用于低功耗领域，因为传统动态比较器堆叠了4层晶体管，这会消耗更大的电压裕度，为达到相同的延迟时间，需要更大的电源电压，这会增大比较器功耗；其次，传统动态比较器的尾电流管Mtail在比较过程中工作在深度线性区，比较器输入共模变化会对比较器响应速度造成显著影响。

相较于图2所示的传统二阶动态比较器，图4所示的高速高精度比较器电路做出了如下几点改进：首先，本发明提出的比较器结构只采用一相时钟信号完成比较器的复位和锁存，降低了电路的时钟负载；其次，通过在第一级采用一个再生电路使得第一级预放大电路的输出信号P和N在更短的时间内获得更大的输出差值，从而降低了整个比较器的比较延时；最后，通过在第二级正反馈锁存级输入端增加两个反相器，隔离了比较器的第一级和第二级电路，改善了输出锁存级的增益，进而降低了比较器的等效输入失调电压。

如图5所示，为二阶动态比较器的输入输出波形图。该比较器的时钟信号CLK时钟周期为2ns，比较器共模输入电压为0.7V，差模输入信号为60mV,从图中可以看到，在比较环节，比较器预放大输出信号P和N虽然下降速度快慢不同，但是两者的信号幅度都是下降的，这使得两者的差值需要在经过较长的时间后才能达到正反馈锁存级能识别的幅度，降低了比较器的速度，其延时为253ps。

如图6所示，为本发明提出高速高精度比较器的输入输出波形图。该比较器的时钟信号CLK时钟周期为2ns，比较器共模输入电压为0.7V，差模输入信号为60mV,从图中可以看到，在比较环节，比较器第一级可再生放大电路P和N在可再生电路的作用下其信号幅度差值在很短的时间里就达到第二级正反馈锁存级能识别的程度，提高了比较器的速度，适用在高速ADC系统中，其延时为208ps。

如图7所示，为3种不同结构比较器延迟时间随电源电压变化对比图。从图中可以看出，本发明提出的比较器结构在不同的电源电压情况下，其延迟时间都是最短的，即其速度最快；在低电源电压情况下，其速度比二阶动态比较器快50％，比传统动态比较器快1倍以上。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种高速高精度比较器电路，其特征在于：所述高速高精度比较器电路采用全差分结构，其包括第一级可再生放大电路和第二级正反馈锁存级；

所述第一级可再生放大电路包括由时钟信号控制的尾电流源、预放大输入对管和可再生放大电路，其在采样阶段放大输入信号、其在复位环节停止对输入信号的比较；

所述第二级正反馈锁存级包括了两个反相器、复位电路和正反馈锁存级，两个所述反相器隔绝了第一级可再生放大电路和第二级正反馈锁存级，在采样环节第一级可再生放大电路的输出结果直接进入第二级正反馈锁存级进行输出，在锁存环节第二级正反馈锁存级直接对输出进行置位，所述高速高精度比较器只采用一相时钟信号完成复位和锁存；所述第一级可再生放大电路包括差分输入管M1和M2、尾电流管Mtail、可再生晶体管M3和M4、复位管M5和M6，其中M1、M2和Mtail为NMOS管，M3、 M4、 M5和M6为PMOS管；

M1的栅极接差分输入信号VIN；M1的漏极接M5的漏极；M1的源极接M2的源极，其连接点和尾电流管Mtail的漏极相连；M2的栅极接差分输入信号VIP；M2的漏极接M6的漏极；Mtail的源极接地；Mtail的栅极接时钟信号CLK；M3的栅极接M4的漏极，作为本级的输出N；M3的源极接Vdd；M3的漏极接M5的漏极；M4的栅极M3的漏极，作为本级的输出P；M4的漏极接M6的漏极；M5的栅极接时钟信号CLK；M5的源极接Vdd；M5的漏极接M3的漏极；M6的栅极接时钟信号CLK；M6的源极接Vdd；M6的漏极接M4的漏极；所述第二级正反馈锁存级包括M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19和M20，其中M9、M10、M13、M14、M17、M18、M19和M20为PMOS管，M7、M8、M11、M12、M15和M16为NMOS管；

M9和M11的栅极相接，连接本级的输入信号P；M9的源极接Vdd；M9漏极和M11的漏极相连；M11的源极接地；M13的栅极和M15的栅极相连，连接点与M9的漏极相连；M13的源极接Vdd；M13的漏极接M15的漏极；M15的源极接地；M15的漏极接M7的源极；M17的栅极接M9的漏极；M17的源极接Vdd；M17的漏极接M7的漏极；M19的源极接Vdd；M19的漏极接M7的漏极；M19的栅极接M7的栅极,连接点与M20的漏极相连作为输出OUTp；M10和M12的栅极相接，连接本级的输入信号N；M10的源极接Vdd；M10漏极和M12的漏极相连；M12的源极接地；M14的栅极和M16的栅极相连，连接点与M10的漏极相连；M14的源极接Vdd；M14的漏极接M16的漏极；M16的源极接地；M16的漏极接M8的源极；M18的栅极接M10的漏极；M18的源极接Vdd；M18的漏极接M8的漏极；M20的源极接Vdd；M20的漏极接M8的漏极；M20的栅极接M8的栅极，连接点与M19的漏极相连作为输出OUTn。

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