CN115051694A - 一种动态比较器及芯片 - Google Patents

Abstract

本发明实施例提供了一种动态比较器及芯片，该动态比较器包括：预放大级，用于放大输入的差分信号得到放大信号；锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。该动态比较器引入牵引电路，加快了预放大级的速度，提高了比较器的判决速度。

Description

一种动态比较器及芯片

技术领域

本发明涉及电路及芯片领域，具体地涉及一种动态比较器及芯片。

背景技术

近年来随着5G通信技术的发展，基础通信芯片的重要性日渐突出。比较器作为通信芯片中不可缺少的核心模块，广泛应用于模数转换器，串转并电路(serdes)及电源管理芯片等。比较器作为模数转换器中的核心模块，在采样结束之后的量化环节中消耗的工作时间最多，其数据处理速度成为影响通信发展的主要因素。

为了提高速度，一般的模数转换器都会采用动态比较器，单次比较分为复位阶段和比较阶段。在复位阶段，比较器会将状态调整到初始状态，当比较阶段来临时，比较器会迅速将输入的差分信号进行预放大，给比较器锁存级的正反馈环路提供信息，从而得到正确的判决结果。而现有比较器的速度不够快，拖慢了整个模数转换器系统的工作速度，甚至产生错误的判决结果，这些都严重制约了整体系统的性能。

发明内容

本发明实施例的目的是提供一种动态比较器及芯片，该动态比较器引入牵引电容，加快了预放大级的速度，提高了比较器的判决速度。

本发明实施例提供一种动态比较器，其特征在于，包括：预放大级，用于放大输入的差分信号得到放大信号；锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。

可选的，所述预放大级为两路输出端，所述牵引电路的两端分别与所述预放大级的两路输出端相连。

可选的，所述锁存级包括正反馈环路，用于对放大信号进行正反馈；所述预放大级的输出端连接所述正反馈环路的输入端。

可选的，当动态比较器的时钟处于下降沿时，反向时钟处于上升沿；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级的正反馈环路开启。

可选的，所述牵引电路的牵引强度与所述第一电容和第二电容的容值成反比。

可选的，所述反向时钟的信号为对动态比较器的时钟信号取反。

可选的，所述第一电容和第二电容均为无源电容。

可选的，所述预放大级包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管及第三NMOS管；所述第一PMOS管的漏极与所述第一NMOS管的漏极均与反向时钟相连，所述第一PMOS管的栅极与所述第一NMOS管的栅极均与动态比较器的时钟相连；所述第一PMOS管的源极与所述第二PMOS管的源极均与供电电源的正极相连；所述第三PMOS管的源极、第四PMOS管的源极及第二PMOS管的漏极相连；所述第三PMOS管的漏极与所述第二NMOS管的漏极相连，所述第四PMOS管的漏极与所述第三NMOS管的漏极相连；所述第二NMOS管的栅极与所述第三NMOS管的栅极均与动态比较器的时钟相连；所述第一NMOS管、所述第二NMOS管及所述第三NMOS管的源极均与供电电源的负极相连；所述第二NMOS管的栅极及所述第三NMOS管的栅极均与动态比较器的时钟相连。

可选的，所述牵引电路的一端设于所述第三PMOS管的漏极与所述第二NMOS管的漏极之间；所述牵引电路的另一端设于所述第四PMOS管的漏极与所述第三NMOS管的漏极之间。

本发明还提供一种芯片，其特征在于，该芯片至少包括上述所述的动态比较器。

本发明的动态比较器包括：预放大级，用于放大输入的差分信号得到放大信号；锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。本发明通过引入牵引电路，加快了预放大级的速度，同时节省了预放大阶段对MOS电容的充电时间，加快了预放大的速度。

本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1是现有技术中的经典的两级动态比较器；

图2是动态比较器的工作过程；

图3是本发明的一种动态比较器的示意图；

图4是本发明与现有技术的比较器工作的时序图。

具体实施方式

以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

目前常用的动态比较器结构都是采用两级结构，第一级为预放大级，将输入的差分信号进行初步的放大，第二级为锁存级，将预放大后的差分信号通过正反馈环路处理，得到最终的判决结果。

按照比较器的工作状态来分，可以分为复位阶段和比较阶段，图1是现有技术中的经典的两级动态比较器，如图1所示，clk为比较器的时钟信号，clkb为比较器时钟信号取反，当clk为高电平时，MP2(第二PMOS管)关闭，MN2(第二NMOS管)和MN3(第三NMOS管)导通，Din和Dip被拉到地(Din和Dip为预放大级的两个输出端)，MN4(第四NMOS管)和MN5(第五NMOS管)断开，同时clkb为低电平，MP5(第五PMOS管)和MP8(第八PMOS管)导通，Op和On输出都是高电平，此阶段就是复位阶段。

复位阶段结束后，当clk处于下降沿的时候，MP2(第二PMOS管)在clk电压下降一个阈值电压之后，才会开始导通，电流会从MP3(第三PMOS管)和MP4(第四PMOS管)流向MN2(第二NMOS管)和MN3(第三NMOS管)，因为MN2和MN3处于导通状态，Din和Dip仍然会保持零电平，直到clk电压低于MN2和MN3的阈值电压后，MN2和MN3才会关断。

此时，MN2和MN3相当于两个电容，电荷开始逐渐累积，Din和Dip点的电压逐渐升高，但是由于Vinp和Vinn之间电压的差异，MP3和MP4的导通程度不一样，Dip和Din的电压也会不同。

当Vinp电压高于Vinn电压的时候，MP4的导通程度大于MP3，当MN2和MN3断开后，MN3中累积的电荷会多于MN2，因此Dip点的电压大于Din点。对于第二级来说，当Dip电压大于Din电压，MN5的导通程度大于MN4，MN5的放电速度会大于MN4，导致Op点电压大于On点，此时正反馈环路开始工作，MN8的栅压大于MN7的栅压，MN8会迅速导通，加速放电，On点的电压会越来越低，而MP6管会逐渐导通，MP7管子会逐渐关断，Op点的电压会不断升高到VDD，On点电压会下降到VSS，至此得到了最终的判决结果。

同理当Vinn电压高于Vinp电压的时候，MP3的导通程度大于MP4，当MN2和MN3断开后，MN2中累积的电荷会多于MN3，因此Din点的电压大于Dip点。对于第二级来说，当Din电压大于Dip电压，MN4的导通程度大于MN5，MN4的放电速度会大于MN5，导致On点电压大于Op点，此时正反馈环路开始工作，MN7的栅压大于MN8的栅压，MN7会迅速导通，加速放电，Op点的电压会越来越低，而MP7管会逐渐导通，MP6管子会逐渐关断，On点的电压会不断升高到VDD，Op点电压会下降到VSS，至此得到了最终的判决结果。

图2是动态比较器的工作过程，如图2所示，t1为比较器的复位阶段，t2是第一级(预放大级)工作的时间，t3是第二级(锁存级)工作的时间，决定比较器工作总时间的主要是t2+t3，也是占用时间最多的阶段。

发明人通过研究发现，常规的比较器工作过程中，第二级锁存级工作要等到第一级预放大级工作到一定时间后才会开启，如图1中所示，MN2和MN3中的电荷必须要等到CLK下降到低于一个NMOS管的阈值电压后，才能开始积累，之后等到Din和Dip点的电压出现一定的差异后，第二级锁存级才能感受到差异，开始进行正反馈的工作。从clk下降到低于一个NMOS的阈值电压，以及MN2和MN3的电荷积累过程，这两部分时间几乎占了比较阶段的大部分时间。这是限制比较器速度的主要因素之一。

基于上述研究，本发明提出一种动态比较器，包括：预放大级，用于放大输入的差分信号得到放大信号，所述差分信号为一对幅度相同、相位相反的信号，差分信号可以抑制共模噪声，提高系统的信噪比。所述预放大级具有两路输出端，所述牵引电路的两端分别与所述预放大级的两路输出端相连。所述动态比较器还包括锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果，所述锁存级中设有正反馈环路，所述正反馈环路用于对信号进行正反馈。所述动态比较器还包括牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述第一电容和第二电容均为无源电容，所述动态比较器中的牵引电路可以为一组或多组，所述牵引电路用于加快了预放大级的速度，同时节省了预放大阶段对MOS电容的充电时间。

优选的，所述反向时钟设于所述第一电容及第二电容之间，所述反向时钟的信号为对动态比较器的时钟信号取反；当所述反向时钟处于上升沿时(即所述动态比较强的时钟处于下降沿时)，在该瞬间，所述第一电容和第二电容的电荷均保持不变，由于电量不能瞬时转移，所以在时钟信号变化的瞬间，电容的电荷量来不及变化，所述预放大级的输出端产生压差，使所述锁存级开启。

图3是本发明的一种动态比较器的示意图，包括：预放大级，用于放大输入的差分信号得到放大信号；锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。如图3所示，所述动态比较器的左侧为预放大级，用于放大输入的差分信号得到放大信号。其中Vinp和Vinn为所述预放大级的输入端，输入信号为差分信号，所述Din和Dip为所述预放大级的输出端，输出信号为差分信号的放大信号，所述输出信号也为放大信号。所述预放大级对差分信号进行放大后使得所述差分信号的差异更大。

如图3所示，所述预放大级包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第一NMOS管(MN1)、第二NMOS管(MN2)及第三NMOS管(MN3)。所述第一PMOS管的漏极与所述第一NMOS管的漏极均与反向时钟相连，所述第一PMOS管的栅极与所述第一NMOS管的栅极均与动态比较器的时钟相连；所述第一PMOS管的源极与所述第二PMOS管的源极均与供电电源的正极相连；所述第三PMOS管的源极、第四PMOS管的源极及第二PMOS管的漏极相连；所述第三PMOS管的漏极与所述第二NMOS管的漏极相连，所述第四PMOS管的漏极与所述第三NMOS管的漏极相连；所述第二NMOS管的栅极与所述第三NMOS管的栅极均与动态比较器的时钟相连；所述第一NMOS管、所述第二NMOS管及所述第三NMOS管的源极均与供电电源的负极相连；所述第二NMOS管的栅极及所述第三NMOS管的栅极均与动态比较器的时钟相连。

所述动态比较器的右侧为锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果。如图3所示，所述动态比较器的预放大级的输出端Din和Dip与所述锁存级的输入端相连，所述锁存级包括正反馈环路，用于对放大信号进行正反馈，所述锁存级的输出端为Op和On。

如图3所示，所述锁存级包括第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)及第九NMOS管(MN9)。所述第五PMOS管的源极、第六PMOS管的源极、第七PMOS管的源极及第八PMOS管的源极均与供电电源的正极相连；所述第五PMOS管的漏极、第六PMOS管的漏极与所述第七PMOS管的栅极相连，作为所述锁存级的输出端Op；第六PMOS管的栅极、所述第七PMOS管的漏极及所述第八PMOS管的漏极相连，作为所述锁存级的输出端On；所述第四NMOS管的栅极为所述锁存级的输入端Din；所述第四NMOS管的源极与第六NMOS管的漏极、第七NMOS管的漏极相连；所述第四NMOS管的漏极、第八NMOS管的栅极与所述锁存级的输出端Op相连；所述第五NMOS管的漏极、第七NMOS管的栅极与所述锁存级的输出端On相连；所述第六NMOS管的源极、第七NMOS管的源极、第八NMOS管的源极及第九NMOS管的源极均与供电电源的负极相连；所述第八NMOS管的栅极与所述动态比较器的反向时钟相连，所述第九NMOS管的栅极与所述动态比较器的时钟相连；所述第四NMOS管的栅极为所述锁存级的一个输入端Din，所述第五NMOS管的栅极为所述锁存级的另一个输入端Dip。

按照另一种具体的实施方式，所述预放大级和锁存级中的PMOS管与所述NMOS管可以互换，如果互换，则需整体全部电路互换，例如，所述预放大级包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管及第三PMOS管。所述第一NMOS管的漏极与所述第一PMOS管的漏极均与反向时钟相连，所述第一NMOS管的栅极与所述第一PMOS管的栅极均与动态比较器的时钟相连；所述第一NMOS管的源极与所述第二NMOS管的源极均与供电电源的正极相连；所述第三NMOS管的源极、第四NMOS管的源极及第二NMOS管的漏极相连；所述第三NMOS管的漏极与所述第二PMOS管的漏极相连，所述第四NMOS管的漏极与所述第三PMOS管的漏极相连；所述第二PMOS管的栅极与所述第三PMOS管的栅极均与动态比较器的时钟相连；所述第一PMOS管、所述第二PMOS管及所述第三PMOS管的源极均与供电电源的负极相连；所述第二PMOS管的栅极及所述第三PMOS管的栅极均与动态比较器的时钟相连。相应的锁存级中的MOS管也做相应的更换。

本申请中动态比较器优选MOS管连接电路，所述MOS管还可以用三极管替换。

本发明在两级动态比较器中添加了牵引电路，所述牵引电路与所述预放大级的输出端连接，如图3所示，所述牵引电路的一端设于所述第三PMOS管的漏极与所述第二NMOS管的漏极之间；所述牵引电路的另一端设于所述第四PMOS管的漏极与所述第三NMOS管的漏极之间，即图3中的预放大级的两个输出端Din和Dip。所述预放大电路的输入信号为差分信号，所述差分信号的数值范围为0～VDD，其中VDD为所述动态比较器的输入电压。所述预放大级为两路输出端(Din和Dip为预放大级的两个输出端)，所述牵引电路的两端分别与所述预放大级的两路输出端相连。所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟的信号为对动态比较器的时钟信号取反，所述动态比较器的时钟为驱动信号，对该驱动信号取反得到反向时钟的信号。如图3所示，本发明在Din和Dip的位置加入两个电容C1和C2，两者中间加上时钟clkb(即所述反向时钟)，clkb为时钟clk取反，所述Din和Dip为预放大级的两个输出端。其中，所述第一电容C1和第二电容C2均为无源电容，所述无源电容可以避免使用有源电容供电电流的影响。

所述动态比较器首先进行复位操作，当clk为高电平时，MP2(第二PMOS管)关闭，MN2(第二NMOS管)和MN3(第三NMOS管)导通，Din和Dip被拉到地(Din和Dip为预放大级的两个输出端)，MN4(第四NMOS管)和MN5(第五NMOS管)断开，同时clkb为低电平，MP5(第五PMOS管)和MP8(第八PMOS管)导通，Op和On输出都是高电平，此阶段就是复位阶段。

复位阶段结束后开启比较过程，差分信号通过预放大级后被放大，所述预放大级信号的差异也被放大，所述动态比较器在clk的下降沿工作，而clkb此时为上升沿状态，由于电容的电荷守恒原理，clkb的瞬间上升过程中，C1和C2中的电荷来不及改变，将牵引着预放大级的两个输出端Din和Dip点的电压的升高，从而使得预放大级的两个输出端Dip和Din提前得到差异值，而不必等到clk下降到低于一个NMOS的阈值电压，该过程也成功节省了MN2和MN3上的电荷积累时间。

其中无源器件电容的选取可以根据面积大小以及牵引强弱来适当选取，一定范围内，所述牵引电路的牵引强度与所述第一电容和第二电容的容值成反比，在一定范围内，当电容C1和C2容值过大的时候，牵引的效果不明显，只有C1和C2电容足够小，电压牵引的效果会比较明显，所述电容C1和C2的容值范围优选为Din和Dip节点寄生电容的0.5-2倍。

本申请的动态比较器增加了牵引电容后，整体的工作流程如下，当Vinp电压高于Vinn电压的时候，MP4的导通程度大于MP3，由于clkb作用在电容上的牵引作用，不用等到MN2和MN3关断，Dip点的电压就会大于Din点。对于第二级(锁存级)来说，当Dip电压大于Din电压，MN5的导通程度大于MN4，MN5的放电速度会大于MN4，导致Op点电压大于On点，此时正反馈环路开始工作，MN8的栅压大于MN7的栅压，MN8会迅速导通，加速放电，On点的电压会越来越低，而MP6管会逐渐导通，MP7管子会逐渐关断，Op点的电压会不断升高到VDD，On点电压会下降到VSS，至此得到了最终的判决结果。

同理当Vinn电压高于Vinp电压的时候，MP3的导通程度大于MP4，不需要等到MN2中累计的电荷多于MN3，由于clkb作用在电容上的牵引作用，Din点的电压大于Dip点。对于第二级来说，当Din电压大于Dip电压，MN4的导通程度大于MN5，MN4的放电速度会大于MN5，导致On点电压大于Op点，此时正反馈环路开始工作，MN7的栅压大于MN8的栅压，MN7会迅速导通，加速放电，Op点的电压会越来越低，而MP7管会逐渐导通，MP6管子会逐渐关断，On点的电压会不断升高到VDD，Op点电压会下降到VSS，至此得到了最终的判决结果。

所述牵引电路还可以应用于其他类型的二级比较器中，例如常见的双尾型比较器等，此外还可以应用于启动电路等需要快速响应的电路中。

图4是本发明与现有技术的比较器工作的时序图，如图4示，CLK是动态比较器的时钟信号，VIP和VIN是输入的原始差分信号，其中，所述VIP是动态比较器的正端输入信号，所述VIN是动态比较器的负端输入信号，VOP是现有技术中的动态比较器(图1所示的动态比较器)的输出信号，VOP_NEW是本发明的动态比较器通过牵引电路后的比较器输出结果。当比较器时钟CLK的下降沿到来的时候，比较器开始进行比较，现有技术情况下，比较过程占用的时间是t1，本发明的比较过程占用的时间是t2，t2<t1，对比图4中的t1和t2可以明显看到，本发明的动态比较器的比较过程耗时明显低于现有技术动态比较器，所以本发明对提升比较器速度具有明显的效果。

本发明的动态比较器包括：预放大级，用于放大输入的差分信号得到放大信号；锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。通过引入牵引电路，加快了预放大级的速度，同时节省了预放大阶段对MOS电容的充电时间。而且硬件成本小，仅仅通过增加两个无源器件电容，就可以实现速度的提升。

本发明还提出了一种芯片，所述芯片至少包括本发明的动态比较器。

以上结合附图详细描述了本发明实施例的可选实施方式，但是，本发明实施例并不限于上述实施方式中的具体细节，在本发明实施例的技术构思范围内，可以对本发明实施例的技术方案进行多种简单变型，这些简单变型均属于本发明实施例的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施例对各种可能的组合方式不再另行说明。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种动态比较器，其特征在于，包括：

预放大级，用于放大输入的差分信号得到放大信号；

锁存级，所述锁存级与所述预放大级的输出端相连，用于锁存所述放大信号得到判决结果；

牵引电路，所述牵引电路与所述预放大级的输出端连接，所述牵引电路中至少包括第一电容、第二电容及反向时钟，所述反向时钟设于所述第一电容及第二电容之间；

当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级开启。

2.根据权利要求1所述的动态比较器，其特征在于，

所述预放大级具有两路输出端，所述牵引电路的两端分别与所述预放大级的两路输出端相连。

3.根据权利要求1所述的动态比较器，其特征在于，

所述锁存级包括正反馈环路，用于对放大信号进行正反馈；

所述预放大级的输出端连接所述正反馈环路的输入端。

4.根据权利要求3所述的动态比较器，其特征在于，

当所述动态比较器的时钟处于下降沿时，反向时钟处于上升沿；

当所述反向时钟处于上升沿时，所述第一电容和第二电容的电荷均保持不变，所述预放大级的输出端产生压差，使所述锁存级的正反馈环路开启。

5.根据权利要求1所述的动态比较器，其特征在于，

所述牵引电路的牵引强度与所述第一电容和第二电容的容值成反比。

6.根据权利要求1所述的动态比较器，其特征在于，

所述反向时钟的信号为对动态比较器的时钟信号取反。

7.根据权利要求1所述的动态比较器，其特征在于，

所述第一电容和第二电容均为无源电容。

8.根据权利要求1所述的动态比较器，其特征在于，

所述预放大级包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管及第三NMOS管；

所述第一PMOS管的漏极与所述第一NMOS管的漏极均与反向时钟相连，所述第一PMOS管的栅极与所述第一NMOS管的栅极均与动态比较器的时钟相连；所述第一PMOS管的源极与所述第二PMOS管的源极均与供电电源的正极相连；所述第三PMOS管的源极、第四PMOS管的源极及第二PMOS管的漏极相连；所述第三PMOS管的漏极与所述第二NMOS管的漏极相连，所述第四PMOS管的漏极与所述第三NMOS管的漏极相连；所述第二NMOS管的栅极与所述第三NMOS管的栅极均与动态比较器的时钟相连；所述第一NMOS管、所述第二NMOS管及所述第三NMOS管的源极均与供电电源的负极相连；所述第二NMOS管的栅极及所述第三NMOS管的栅极均与动态比较器的时钟相连。

9.根据权利要求8所述的动态比较器，其特征在于，

所述牵引电路的一端设于所述第三PMOS管的漏极与所述第二NMOS管的漏极之间；所述牵引电路的另一端设于所述第四PMOS管的漏极与所述第三NMOS管的漏极之间。

10.一种芯片，其特征在于，该芯片至少包括权利要求1-9中任一项所述的动态比较器。

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