CN108270420B - 一种比较器及逐次逼近式模拟数字转换器 - Google Patents

Abstract

一种比较器及逐次逼近式模拟数字转换器，所述比较器包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对待比较信号放大的第一、第二前及第三前置运放单元；所述第三前置运放单元包括：第一及第二PMOS管；所述锁存器电路包括：第一CMOS反相器及第二CMOS反相器，设置有以反向器首尾连接成的双稳态结构，适于对所述信号进行比较，并根据比较结果输出相应的数字信号；所述第一及第二PMOS管的栅极与所述第二前置运放单元的输出端耦接；所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接。采用上述的方案，可以提高比较器的速度。

Description

一种比较器及逐次逼近式模拟数字转换器

技术领域

本发明涉及集成电路器件技术领域，尤其涉及一种比较器及逐次逼近式模拟数字转换器。

背景技术

模拟数字转换器(Analog-to-Digital Converter，ADC)是现今的应用电子设备以及通信设备的核心模块，由于近年来电子市场对便携式电子通信设备的需求，低功耗高精度的ADC已然成为ADC技术的主要发展趋势。作为ADC结构的主要模块之一，比较器，尤其是高速度低功耗的比较器在应用市场上也有重要的作用。

目前，典型的比较器的结构如图1所示，比较器包括：适于对待比较信号依次进行各级放大的第一前置运放单元11、第二前置运放单元12、第三前置运放单元13，及对所述第三前置运放单元13输出的信号进行比较并根据比较结果输出相应的数字信号的锁存器电路14。

但是，上述的比较器存在速度低下的问题。

发明内容

本发明解决的问题是如何提高比较器的速度。

为解决上述问题，本发明实施例提供了一种比较器，所述比较器包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对输入的待比较信号进行放大的第一前置运放单元、第二前置运放单元及第三前置运放单元；所述第三前置运放单元，包括：第一PMOS管及第二PMOS管；所述锁存器电路，设置有以反向器首尾连接成的双稳态结构，包括：第一CMOS反相器、第二CMOS反相器、第一NMOS管及第二NMOS管，适于对所述第三前置运放单元输出的信号进行比较，并根据比较结果输出相应的数字信号；其中：所述第一PMOS管的栅极及第二PMOS管的栅极与所述第二前置运放单元的输出端及所述第一NMOS管的栅极耦接，所述第一PMOS管的源极及所述第二PMOS管的源极与参考电源耦接，所述第一PMOS管的漏极与所述第二CMOS反相器的信号输入端耦接，所述第二PMOS管的漏极与所述第一CMOS反相器的信号输入端耦接；所述第一CMOS反相器的信号输入端与所述第二CMOS反相器的信号输出端连接，所述第一CMOS反相器的信号输出端与所述第二CMOS反相器的信号输入端连接，所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接，所述第一NMOS管的源极与所述第一CMOS反相器中的NMOS管的漏极耦接，所述第一NMOS管的漏极与所述第一CMOS反相器中的PMOS管的漏极耦接，所述第二NMOS管的源极与所述第二CMOS反相器中的NMOS管的漏极耦接，所述第二NMOS管的漏极与所述第二CMOS反相器中的PMOS管的漏极耦接。

可选地，所述第一CMOS反相器包括：第三PMOS管及第三NMOS管，第二CMOS反相器包括：第四PMOS管及第四NMOS管。

可选地，所述第三PMOS管的栅极与所述第三NMOS管的栅极、第四PMOS管的漏极、第四NMOS管的漏极及所述第二CMOS反相器的信号输出端耦接，所述第三PMOS管的源极与所述参考电源耦接，所述第三PMOS管的漏极与第一NMOS管的漏极、第四PMOS管的栅极、第四NMOS管的栅极及所述第二CMOS反相器的信号输入端耦接；所述第三NMOS管的栅极与所述第三PMOS管的栅极、第四PMOS管的漏极、第四NMOS管的漏极及所述第二CMOS反相器的信号输出端耦接，所述第三NMOS管的源极与所述参考地线耦接，所述第三NMOS管的漏极与所述第一NMOS管的源极耦接；所述第四PMOS管的栅极与所述第四NMOS管的栅极、所述第三PMOS管的漏极、第一NMOS管的漏极及所述第一CMOS反相器的信号输出端耦接，所述第四PMOS管的源极与所述参考电源耦接，所述第四PMOS管的漏极与所述第二PMOS管的漏极、所述第二NMOS管的漏极及所述第一CMOS反相器的信号输入端耦接；所述第四NMOS管的栅极与所述第四PMOS管的栅极、第三PMOS管的漏极、第三NMOS管的漏极及所述第一CMOS反相器的信号输出端耦接，所述第四NMOS管的源极与所述参考电源耦接，所述第四NMOS管的漏极与所述第二NMOS管的源极耦接。

可选地，所述第一PMOS管的栅极与时钟信号输入端耦接，所述第二PMOS管的栅极与所述时钟信号输入端耦接。

可选地，所述第一前置运放单元，包括：第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管及第七NMOS管，其中：所述第五PMOS管的栅极输入时钟信号，所述第五PMOS管的源极与所述参考电源耦接，所述第五PMOS管的漏极与所述第五NMOS管的漏极耦接；所述第六PMOS管的栅极输入所述时钟信号，所述第六PMOS管的源极与所述参考电源耦接，所述第六PMOS管的漏极与所述第六NMOS管的漏极耦接；所述第五NMOS管的栅极输入待比较的第一信号，所述第五NMOS管的源极与所述第七NMOS管的漏极及所述第六NMOS管的源极耦接，所述第五NMOS管的漏极与所述第五PMOS管的漏极耦接；所述第六NMOS管的栅极输入待比较的第二信号，所述第六NMOS管的源极与所述第七NMOS管的漏极耦接，所述第六NMOS管的漏极与所述第六PMOS管的漏极耦接；所述第七NMOS管的栅极输入所述时钟信号，所述第七NMOS管的源极与所述参考地线耦接，所述第七NMOS管的漏极与所述第五NMOS管的源极及第六NMOS管的源极耦接。

可选地，所述第二前置运放单元，包括相对于所述锁存器电路对称设置的第一运放子单元及第二运放子单元，其中所述第一运放子单元包括：第七PMOS管及第八NMOS管，所述第二运放子单元包括：第八PMOS管及第九NMOS管，其中：所述第七PMOS管的栅极与所述第五PMOS管的漏极及所述第五NMOS管的漏极耦接，所述第七PMOS管的源极与所述参考电源耦接，所述第七PMOS管的漏极与所述第八NMOS管的栅极及第一PMOS管的栅极及所述第一NMOS管的栅极耦接；所述第八NMOS管的栅极与所述第七PMOS管的栅极耦接，所述第八NMOS管的源极与所述参考地线耦接，所述第八NMOS管的漏极与所述第七PMOS管的漏极耦接；所述第八PMOS管的栅极与所述第九NMOS管的栅极、第六PMOS管的漏极及第六NMOS管的漏极耦接，所述第八PMOS管的源极与所述参考电源耦接，所述第八PMOS管的漏极与素数第九NMOS管的漏极、第二PMOS管的栅极及第二NMOS管的栅极耦接；所述第九NMOS的栅极与所述第八PMOS管的栅极耦接，所述第九NMOS管的源极与所述参考地线耦接，所述第九NMOS管的漏极与所述第八PMOS管的漏极耦接。

本发明实施例提供了一种逐次逼近式模拟数字转换器，包括以上所述的任一种比较器。

与现有技术相比，本发明的技术方案具有以下优点：

通过设置比较器包括顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对输入的待比较信号进行放大的第一前置运放单元、第二前置运放单元及第三前置运放单元，由于第三前置运放单元仅包括第一PMOS管及第二NMOS管，且所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接，因此该比较器的第二前置运放单元的输出端具有第一PMOS管、第一NMOS管、第二PMOS管及第二NMOS管这四个寄生电容，故可以避免因该比较器的第二前置运放单元的输出端有六个寄生电容的存在而影响比较器从复位状态跳转至比较状态时的速度，因此可以提高比较器的速度。

进一步，通过设置所述第一PMOS管的栅极与所述时钟信号输入端耦接，所述第二PMOS管的栅极与所述时钟信号输入端耦接，使得该比较器的第二前置运放单元的输出端具有第一NMOS管及第二NMOS管这二个寄生电容，减少了寄生电容的个数，故可以避免因该比较器的第二前置运放电路的输出端有四个寄生电容的存在而影响比较器从复位状态跳转至比较状态时的速度，因此可以进一步地提高比较器的速度。

附图说明

图1是一种比较器的结构示意图；

图2是本发明实施例中的一种比较器的结构示意图；

图3是本发明实施例中的另一种比较器的结构示意图；

图4是本发明实施例中的一种逐次逼近型模数转换器的结构示意图；

图5是本发明实施例中的一种比较器的仿真的结构示意图；

图6是现有技术中的一种比较器的仿真的信号示意图；

图7是本发明实施例中的一种比较器的仿真的信号示意图。

具体实施方式

异步逐次逼近式模拟数字转换器(Successive Approximation RegisterAnalog-to-Digital Converter，SAR DC)是近年的研究热点，相比于传统的流水线型(Pipelined)ADC，异步SAR ADC具备功耗和成本低下的优势，这些优势使异步SAR ADC获得了很广的应用范围，例如便携式电池供电仪表、笔输入量化器、工业控制和数据信号采集器等。

但是，异步SAR ADC也同时存在着最高工作速度低下的问题，而造成SAR ADC的最高工作速度低下的原因即是其内部的比较器。

目前，典型的比较器的结构如图1所示，比较器包括：适于对待比较信号依次进行各级放大的第一前置运放单元11、包括相对于第一前置运放单元11对称设置的包括运放子单元121及运放子单元122的第二前置运放单元、包括相对于第一前置运放单元11对称设置的包括运放子单元131及运放子单元132的第三前置运放单元，及对所述第三前置运放单元13输出的信号进行比较并根据比较结果输出相应的数字信号的锁存器电路14。

下面参考图1来介绍典型比较器的工作原理：当时钟信号Clk为0时，比较器处于复位状态，节点Di+’和节点Di-’都是0电压，节点Sw+和节点Sw-分别被MOS管M14和MOS管M15上拉到参考电源电压VDD，节点Out+和节点Out-分别被MOS管M11和MOS管M10也拉高到参考电源电压VDD。

当时钟信号Clk从0跳变到1时，比较器进入比较状态，输入到比较器的差分信号In+和差分信号In-已经相对稳定，节点Di-’和节点Di+’的电压开始从0上升直至升至参考电源电压VDD，在节点Di-’和节点Di+’电压不断上升的过程中，MOS管M12和MOS管M13也陆续打开，而MOS管M14、MOS管M15、MOS管M11及MOS管M10开始陆续关闭，MOS管M6、MOS管M7、MOS管M8及MOS管M9所构成的两个首尾相连的反相器开始工作，并且这两个首尾相连的反相器形成正反馈结构，最终会稳定在状态节点Out-输出0，节点Out+输出参考电源电压VDD，或者节点Out+输出0，节点Out-输出参考电源电压VDD这两个状态之一。

但是，上述的典型的比较器存在速度低下的问题。

为解决上述问题，本发明实施例通过设置比较器包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对输入的待比较信号进行放大的第一前置运放单元、第二前置运放单元及第三前置运放单元，锁存器电路可以对待比较信号进行比较，并根据比较结果输出相应的数字信号锁存器电路，由于第三前置运放单元仅包括第一PMOS管及第二NMOS管，且所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接，因此该比较器的第二前置运放单元的输出端具有第一PMOS管、第一NMOS管、第二PMOS管及第二NMOS管这四个寄生电容，故可以避免因该比较器的第二前置运放单元的输出端有六个寄生电容的存在而影响比较器从复位状态跳转至比较状态时的速度，因此可以提高比较器的速度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2示出了本发明实施例中的一种比较器的结构示意图，所述比较器包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对输入的待比较信号进行放大的第一前置运放单元21、第二前置运放单元22及第三前置运放单元，所述第三前置运放单元包括两个运放子单元，分别为运放子单元231及运放子单元232。其中：

所述第三前置运放单元可以包括：第一PMOS管MP1及第二PMOS管MP2。具体而言，运放子单元231包括第一PMOS管MP1，运放子单元232包括第二PMOS管MP2。

所述锁存器电路，设置有以反向器首尾连接成的双稳态结构，包括：第一CMOS反相器、第二CMOS反相器、第一NMOS管MN1及第二NMOS管MN2，适于对所述第三前置运放单元输出的信号进行比较，并根据比较结果输出相应的数字信号。

并且，所述第一PMOS管MP1的栅极及第二PMOS管MP2的栅极与所述第二前置运放单元22的输出端及所述第一NMOS管MN1的栅极耦接，所述第一PMOS管MP1的源极及所述第二PMOS管MP2的源极与所述参考电源VDD耦接，所述第一PMOS管MP1的漏极与所述第二CMOS反相器的信号输入端Out-’耦接，所述第二PMOS管MP2的漏极与所述第一CMOS反相器的信号输入端Out+’耦接；

所述第一CMOS反相器的信号输入端Out+’与所述第二CMOS反相器的信号输出端连接，所述第一CMOS反相器的信号输出端Out-’与所述第二CMOS反相器的信号输入端连接。

所述第一NMOS管MN1的栅极及第二NMOS管MN2的栅极与所述第二前置运放单元22的输出端Di-’和Di+’及所述第三前置运放单元的输入端耦接，所述第一NMOS管MN1的源极与所述第一CMOS反相器中的NMOS管的漏极耦接，所述第一NMOS管MN1的漏极与所述第一CMOS反相器中的PMOS管的漏极耦接，所述第二NMOS管MN2的源极与所述第二CMOS反相器中的NMOS管的漏极耦接，所述第二NMOS管MN2的漏极与所述第二CMOS反相器中的PMOS管的漏极耦接。

目前，典型的比较器的第二前置运放单元22的输出端与MOS管M10、M12、M14以及与这三个MOS管对称设置的M11、M13及M15的栅极耦接，故对于整个比较器而言，第二前置运放单元22的输出端Di-’及Di+’等同具有MOS管M10、M12、M14、M11、M13及M15这六个寄生电容，而寄生电容会影响比较器从复位状态跳转至比较状态的速度，因此比较器存在速度较慢的问题。

而本发明实施例通过设置比较器包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对输入的待比较信号进行放大的第一前置运放单元、第二前置运放单元及第三前置运放单元，锁存器电路可以对待比较信号进行比较，并根据比较结果输出相应的数字信号锁存器电路。

由于第三前置运放单元仅包括第一PMOS管及第二NMOS管，且所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接，因此该比较器的第二前置运放单元的输出端具有第一PMOS管、第一NMOS管、第二PMOS管及第二NMOS管这四个寄生电容，故可以避免因该比较器的第二前置运放单元的输出端有六个寄生电容的存在而影响比较器从复位状态跳转至比较状态时的速度，因此可以提高比较器的速度。

在具体实施中，所述第一CMOS反相器包括：第三PMOS管MP3及第三NMOS管MN3，第二CMOS反相器包括：第四PMOS管MP4及第四NMOS管MN4。

在具体实施中，所述第三PMOS管MP3的栅极与所述第三NMOS管MN3的栅极、第四PMOS管MP4的漏极、第四NMOS管MN4的漏极及所述第二CMOS反相器的信号输出端Out+’耦接，所述第三PMOS管MP3的源极与所述参考电源VDD耦接，所述第三PMOS管MP3的漏极与第一NMOS管MN1的漏极、第四PMOS管MP4的栅极、第四NMOS管MN4的栅极及所述第二CMOS反相器的信号输入端Out-’耦接。

所述第三NMOS管MN3的栅极与所述第三PMOS管MP3的栅极、第四PMOS管MP4的漏极、第四NMOS管MN4的漏极及所述第二CMOS反相器的信号输出端Out+’耦接，所述第三NMOS管MN3的源极与所述参考地线耦接，所述第三NMOS管MN3的漏极与所述第一NMOS管MN1的源极耦接。

所述第四PMOS管MP4的栅极与所述第四NMOS管MN4的栅极、所述第三PMOS管MP3的漏极、第一NMOS管MN1的漏极及所述第一CMOS反相器的信号输出端Out-’耦接，所述第四PMOS管MP4的源极与所述参考电源VDD耦接，所述第四PMOS管MP4的漏极与所述第二PMOS管MP2的漏极、所述第二NMOS管MN2的漏极及所述第一CMOS反相器的信号输入端Out+’耦接。

所述第四NMOS管MN4的栅极与所述第四PMOS管MP4的栅极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极及所述第一CMOS反相器的信号输出端Out-’耦接，所述第四NMOS管MN4的源极与所述参考电源VDD耦接，所述第四NMOS管MN4的漏极与所述第二NMOS管MN2的源极耦接。

为了进一步降低第二前置放大单元的输出端Di-’及Di+’的寄生电容，在具体实施中，可以设置所述第一PMOS管MP1的栅极与所述时钟信号输入端耦接，并且所述第二PMOS管MP2的栅极与所述时钟信号输入端耦接。

具体可以参考图3示出的本发明实施例中的另一种比较器的结构示意图，参考图3所示，所述第一前置运放单元可以包括：第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5、第六NMOS管MN6及第七NMOS管MN7。其中：

所述第五PMOS管MP5的栅极与所述时钟信号输入端CLK耦接，适于输入时钟信号，所述第五PMOS管MP5的源极与所述参考电源VDD耦接，所述第五PMOS管MP的漏极与所述第五NMOS管MN5的漏极耦接。

所述第六PMOS管MP6的栅极与所述时钟信号输入端CLK耦接，适于输入所述时钟信号，所述第六PMOS管MP6的源极与所述参考电源VDD耦接，所述第六PMOS管MP6的漏极与所述第六NMOS管MN6的漏极耦接。

所述第五NMOS管MN5的栅极输入待比较的第一信号，所述第五NMOS管MN5的源极与所述第七NMOS管MN7的漏极及所述第六NMOS管MN6的源极耦接，所述第五NMOS管MN5的漏极与所述第五PMOS管MP5的漏极耦接。

所述第六NMOS管MN6的栅极输入待比较的第二信号，所述第六NMOS管MN6的源极与所述第七NMOS管MN7的漏极耦接，所述第六NMOS管MN6的漏极与所述第六PMOS管MP6的漏极耦接。

所述第七NMOS管MN7的栅极输入所述时钟信号，所述第七NMOS管MN7的源极与所述参考地线耦接，所述第七NMOS管MN7的漏极与所述第五NMOS管MN5的源极及第六NMOS管MN6的源极耦接。

在具体实施中，所述第二前置运放单元22，包括相对于所述锁存器电路对称设置的两个运放子单元，为便于描述，可以分别称其为第一运放子单元及第二运放子单元，第一运放子单元包括：第七PMOS管MP7及第八NMOS管MN8，第二运放子单元包括：第八PMOS管MP8及第九NMOS管MN9。

其中：所述第七PMOS管MP7的栅极与所述第五PMOS管MP5的漏极及所述第五NMOS管MN5的漏极耦接，所述第七PMOS管MP7的源极与所述参考电源VDD耦接，所述第七PMOS管MP7的漏极与所述第八NMOS管MN8的栅极及第一PMOS管MP1的栅极及所述第一NMOS管MN1的栅极耦接。

所述第八NMOS管MN8的栅极与所述第七PMOS管MP7的栅极耦接，所述第八NMOS管MN8的源极与所述参考地线耦接，所述第八NMOS管MN8的漏极与所述第七PMOS管MP7的漏极耦接。

所述第八PMOS管MP8的栅极与所述第九NMOS管MN9的栅极、第六PMOS管MP6的漏极及第六NMOS管MN6的漏极耦接，所述第八PMOS管MP8的源极与所述参考电源VDD耦接，所述第八PMOS管MP8的漏极与所述第九NMOS管MN9的漏极、第二PMOS管MP2的栅极及第二NMOS管MN2的栅极耦接。

所述第九NMOS管MN9的栅极与所述第八PMOS管MP8的栅极耦接，所述第九NMOS管MN9的源极与所述参考地线耦接，所述第九NMOS管MN9的漏极与所述第八PMOS管MP8的漏极耦接。

为使得本领域技术人员更好地理解和实现本发明，下面参考图3对本发明实施例中的比较器的工作原理进行详细介绍：

当时钟信号Clk＝0时，比较器进入复位状态，第五PMOS管MP5及第六PMOS管MP6打开，第七NMOS管MN7关闭，节点Di+和节点Di-被拉高到参考电源电压VDD，节点Di+处电压经过第七PMOS管MP7及第八NMOS管MN8的放大及反相后，输出到节点Di+’。

同样地，节点Di-处电压经过第八PMOS管MP8及第九NMOS管MN9的放大及反相后，输出到节点Di-’，故节点Di+’和节点Di-’的电压都为参考地线电压，然后节点Out+和节点Out-分别被第一PMOS管MP1和第二PMOS管MP2也被拉高到参考电源电压VDD，第一NMOS管MN1和第二NMOS管MN2都是开启状态，将第一NMOS管MN1的栅极电压拉到参考地线电压，同理第二NMOS管MN2的漏极电压也被拉到参考地线电压。

当Clk从0变到1时，比较器进入比较状态，比较器输入的待比较第一信号In+和待比较第二信号In-已经稳定建立，节点Di-’和节点Di+’的电压开始从参考地线电压往参考电源电压VDD，第一PMOS管MP1和第二PMOS管MP2开始关闭，第三PMOS管MP3、第三NMOS管MN3、第四PMOS管MP4及第四NMOS管MN4组成的首尾相连的反相器开始工作，这两个首尾相连的反相器形成正反馈结构，而由于正反馈原理，比较器的输出最终会稳定在状态节点Out-＝0，节点Out+＝VDD，或者节点Out+＝0，节点Out-＝VDD这两个状态之一中的某一个状态，但是具体是哪一个状态，还是跟输入的待比较信号In+及In-有关。

这是由于MOS管MN3和MOS管MN4分别串在MOS管MN1和MOS管MN2的漏极，所以MOS管MN3和MOS管MN4的开启程度直接影响了MOS管MN1和MOS管MN2把节点Out-‘和节点Out+’这两个节点往下拉的速度。详细地说，具体是哪一个状态，由输入信号决定。

详细地说，如果第一信号In+大于第二信号In-，节点Di-的电压下降得比节点Di+更快，节点Di-’就比节点Di+’上升的更快，导致MOS管MN3开启的比MOS管MN4更多，因为MOS管MN3和MOS管MN4串联在MOS管MN1和MOS管MN2下面，所以直接导致了MOS管MN1开启的比MOS管MN2更多，所以节点Out-比节点Out+下降的更快，当下降到约VDD/2电压附近时，互咬反相器的正反馈机制开始起作用，使得节点Out-的电压继续迅速下降，而节点Out+的电压则返回上升到参考电源电压VDD。如果第一信号In小于第二信号<In-，输出情况则反过来。

可以理解的是，修改前后其实都是通过给MOS管MN1和MOS管MN串联一个NMOS管来影响首尾相连的反相器的正反馈机制的。两个电路的区别主要是，一个是把这个NMOS管串联在源极，另一个是串联在漏极。通过相似的原理来影响首尾相连的反相器的状态。

图4示出了本发明实施例中的一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括上述实施例中的比较器41。

在具体实施中，除比较器41外，所述逐次逼近型模数转换器还包括：与比较器41的输出端outp及输出端outn连接的控制器(SAR Logic)42，以及与控制器42的输出端及比较器41的输入端连接的数/模转换电路(DAC)45，以及为DAC 45提供参考信号的参考电路(S/H)44，以及判断比较器41的状态的检测逻辑单元43。比较器41的比较结果输入至SAR Logic42，由SAR Logic 42根据比较结果产生相应的数字信号并输入至DAC 45。接着，DAC 45根据参考电路输出的参考信号，对SAR Logic 42输出的信号进行数模转换，并将转换结果输入至比较器41的输入端，重复执行上述控制过程，直至DAC45的转换结果与输入至比较器41的信号的电压接近。

为了进一步降低逐次逼近型模数转换器的功耗，在本发明一实施例中，所述比较器41可以为动态比较器。

需要说明的是，在具体实施中，所述逐次逼近型模数转换器的电路结构不限于上述实施例中所给出的电路结构，只要所述逐次逼近型模数转换器中包括上述实施例中所给出的比较器41即可。

为了使本领域技术人员更加直观地了解本发明实施例中所述比较器的技术效果，本发明实施例还进行了仿真，并且如上所述，整个ADC的最高工作速度主要由动态比较器和外部检测逻辑所形成的环路决定，类似一个环形振荡器一样。故若验证比较器最高能工作的频率的大小，可以直接搭建这个小环即可，然后在比较器的输入端固定给一个小输入，比如1mV。最终时钟信号Clk方波的频率就是比较器所能工作的最高频率。

图5示出了本发明实施例中的一种比较器的仿真的结构示意图，且图5中示出的比较器部件的电压均以毫伏(mV)为单位。图5中示出的该结构示意图对应图4中的环路50，图6示出了现有技术中的一种比较器的仿真的信号示意图，图7示出了本发明实施例中的一种比较器的仿真的信号示意图，对于图6及图7，横轴是时间(t)，单位为秒(s)，纵轴表征电压(U)，单位为伏特(v)，三个纵轴共用一个横轴，其中：在从下往上数的第一个纵轴中，虚线表征节点Out-的电压变化，实线表征节点Out+的电压变化。并且，在从下往上数的第二个纵轴中，节点Di+’和节点Di-’的电压变化比较接近，曲线几乎重合。

比较图6及图7，可以看到本发明实施例中的节点Di+’和节点Di-’的电压上升速度更快，再取图6中一个时钟信号Clk的周期，为从时间点a至时间点b，取图7中一个始终信号Clk的周期，为从时间点a’至时间点b’，可以得出时钟信号Clk的频率从3.4GHz调整到了4.2GHz，因此本发明实施例中的方案可以提高比较器的速度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种比较器，其特征在于，包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对输入的待比较信号进行放大的第一前置运放单元、第二前置运放单元及第三前置运放单元；

所述第三前置运放单元，包括：第一PMOS管及第二PMOS管；

所述锁存器电路，设置有以反向器首尾连接成的双稳态结构，包括：第一CMOS反相器、第二CMOS反相器、第一NMOS管及第二NMOS管，适于对所述第三前置运放单元输出的信号进行比较，并根据比较结果输出相应的数字信号；

其中：所述第一PMOS管的栅极及第二PMOS管的栅极与时钟信号输入端耦接，所述第一PMOS管的源极及所述第二PMOS管的源极与参考电源耦接，所述第一PMOS管的漏极与所述第二CMOS反相器的信号输入端耦接，所述第二PMOS管的漏极与所述第一CMOS反相器的信号输入端耦接；

所述第一CMOS反相器的信号输入端与所述第二CMOS反相器的信号输出端连接，所述第一CMOS反相器的信号输出端与所述第二CMOS反相器的信号输入端连接，所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接，所述第一NMOS管的源极与所述第一CMOS反相器中的NMOS管的漏极耦接，所述第一NMOS管的漏极与所述第一CMOS反相器中的PMOS管的漏极耦接，所述第二NMOS管的源极与所述第二CMOS反相器中的NMOS管的漏极耦接，所述第二NMOS管的漏极与所述第二CMOS反相器中的PMOS管的漏极耦接；

所述第二前置运放单元，包括相对于所述锁存器电路对称设置的第一运放子单元及第二运放子单元，其中所述第一运放子单元包括：第七PMOS管及第八NMOS管，所述第二运放子单元包括：第八PMOS管及第九NMOS管；

所述第七PMOS管的栅极及所述第八NMOS管的栅极，与第一前置运放单元耦接；所述第七PMOS管的源极与所述参考电源耦接，所述第七PMOS管的漏极与所述第八NMOS管的漏极耦接；所述第八NMOS管的源极与所述第一NMOS管栅极耦接；

所述第八PMOS管的栅极及所述第九NMOS的栅极，与第一前置运放单元耦接；所述第八PMOS管的源极与所述参考电源耦接；所述第八PMOS管的漏极与所述第九NMOS管的漏极耦接；所述第九NMOS管的源极与所述第二NMOS管的栅极耦接。

2.如权利要求1所述的比较器，其特征在于，所述第一CMOS反相器包括：第三PMOS管及第三NMOS管，第二CMOS反相器包括：第四PMOS管及第四NMOS管。

3.如权利要求2所述的比较器，其特征在于，所述第三PMOS管的栅极与所述第三NMOS管的栅极、第四PMOS管的漏极、第四NMOS管的漏极及所述第二CMOS反相器的信号输出端耦接，所述第三PMOS管的源极与所述参考电源耦接，所述第三PMOS管的漏极与第一NMOS管的漏极、第四PMOS管的栅极、第四NMOS管的栅极及所述第二CMOS反相器的信号输入端耦接；

所述第三NMOS管的栅极与所述第三PMOS管的栅极、第四PMOS管的漏极、第四NMOS管的漏极及所述第二CMOS反相器的信号输出端耦接，所述第三NMOS管的源极与参考地线耦接，所述第三NMOS管的漏极与所述第一NMOS管的源极耦接；

所述第四PMOS管的栅极与所述第四NMOS管的栅极、所述第三PMOS管的漏极、第一NMOS管的漏极及所述第一CMOS反相器的信号输出端耦接，所述第四PMOS管的源极与所述参考电源耦接，所述第四PMOS管的漏极与所述第二PMOS管的漏极、所述第二NMOS管的漏极及所述第一CMOS反相器的信号输入端耦接；

所述第四NMOS管的栅极与所述第四PMOS管的栅极、第三PMOS管的漏极、第三NMOS管的漏极及所述第一CMOS反相器的信号输出端耦接，所述第四NMOS管的源极与所述参考电源耦接，所述第四NMOS管的漏极与所述第二NMOS管的源极耦接。

4.如权利要求1所述的比较器，其特征在于，所述第一前置运放单元，包括：

第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管及第七NMOS管，其中：

所述第五PMOS管的栅极输入时钟信号，所述第五PMOS管的源极与所述参考电源耦接，所述第五PMOS管的漏极与所述第五NMOS管的漏极耦接；所述第六PMOS管的栅极输入所述时钟信号，所述第六PMOS管的源极与所述参考电源耦接，所述第六PMOS管的漏极与所述第六NMOS管的漏极耦接；

所述第五NMOS管的栅极输入待比较的第一信号，所述第五NMOS管的源极与所述第七NMOS管的漏极及所述第六NMOS管的源极耦接，所述第五NMOS管的漏极与所述第五PMOS管的漏极耦接；

所述第六NMOS管的栅极输入待比较的第二信号，所述第六NMOS管的源极与所述第七NMOS管的漏极耦接，所述第六NMOS管的漏极与所述第六PMOS管的漏极耦接；

所述第七NMOS管的栅极输入所述时钟信号，所述第七NMOS管的源极与参考地线耦接，所述第七NMOS管的漏极与所述第五NMOS管的源极及第六NMOS管的源极耦接。

5.如权利要求4所述的比较器，其特征在于，

所述第七PMOS管的栅极与所述第五PMOS管的漏极及所述第五NMOS管的漏极耦接；

所述第八PMOS管的栅极与所述第六PMOS管的漏极耦接。

6.一种逐次逼近式模拟数字转换器，其特征在于，包括权利要求1～5任一项所述的比较器。

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