TWI726421B - 非同步循序漸進式暫存器類比至數位轉換器 - Google Patents

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Abstract

本發明提出一種非同步循序漸進式暫存器類比至數位轉換器，其包含類比訊號輸入端接收類比訊號；取樣維持電路取樣類比訊號，以取得並維持一取樣電壓；差值放大器放大取樣電壓與一轉換電壓之間的差值，以輸出正與負輸出電壓訊號；比較鎖存電路比較正與負輸出電壓訊號，以產生並鎖存一比較結果，且當接收到穩態訊號時，比較鎖存電路輸出比較結果。循序漸進式暫存器係回應比較結果以儲存並調整一數位測試值。數位至類比轉換器用以將數位測試值轉換成轉換電壓；比較器係比較正輸出電壓訊號以及負輸出電壓訊號，以輸出穩態訊號。

Description

非同步循序漸進式暫存器類比至數位轉換器
本發明係有關於一種非同步循序漸進式暫存器類比至數位轉換器，特別是有關於一種能動態判斷每個位元轉換所需的延遲時間的非同步循序漸進式暫存器類比至數位轉換器。
在傳統同步(Synchronous)式之循序漸進式(Successive Approximation Register，SAR)類比數位轉換器(analog-to-digital converter，ADC)之電路設計時，在同步式之循序漸進式類比數位轉換器正式運作前，可先進行校正(calibration)，以避免循序漸進式類比數位轉換器本身的非理想效應所造成的誤差。然而，隨著對於循序漸進式類比數位轉換器之應用上有高速(High speed)、高效能(High performance)，以及低功耗(low power)的需求，因此，發展出了非同步式(Asynchronous)之循序漸進式類比數位轉換器。
請參閱第1圖，其顯示習知非同步式循序漸進式類比數位轉換器。循序漸進式暫存器(SAR)13係接收一個時脈CLK，並包含一個暫存器值131，循序漸進式暫存器13會以不斷改變暫存器值131而使其逐漸接近一類比訊號101。例如，當與0.312V的類比訊號101進行比較時，在循序漸進式暫存器13中的暫存器值131可以開始是0.5，然後是0.25，然後是0.375，然後是0.313，然後是0.281，然後是0.296，然後是0.304，然後是0.308，然後是0.31，然後是0.311，最後是 0.312。當轉換完程，循序漸進式暫存器13會輸出一轉換完成訊號EOC(End of Conversion)。循序漸進式暫存器13輸出當前的暫存器值131到數位至類比轉換器(DAC)14。數位至類比轉換器係接收一參考電壓VREF，並根據參考電壓VREF將所接收之暫存器值131轉換成一轉換電壓VDAC。
類比訊號101經由一類比訊號輸入端VIN被施加到取樣維持電路(Sample and Hold Circuit)16上，其取樣並保持類比訊號101之電壓值。例如，取樣維持電路之一電容器可以由類比訊號101之電壓進行充電，然後此電容器與類比訊號101隔離，藉此保持輸入類比訊號101之電壓值。取樣維持電路16取樣的輸入電壓的取樣電壓161係施加在比較器11的負輸入端。轉換電壓VDAC係施加在比較器11的正輸入端。
比較器11係比較轉換電壓VDAC和類比訊號101之取樣電壓161，當轉換電壓VDAC 高於取樣電壓161時，比較器11產生一高位準的輸出訊號111，表示循序漸進式暫存器13裡的暫存器值太高。脈衝產生器12接收比較器11的輸出訊號後，產生對應輸出訊號之位準的一脈衝訊號121至循序漸進式暫存器13，藉此循序漸進式暫存器13的暫存器值可以降低或增加。例如，當比較器11輸出的是高位準的輸出訊號，則脈衝訊號係用以控制循序漸進式暫存器13的暫存器值降低；當比較器11輸出的是低位準的輸出訊號，則脈衝訊號係用以控制循序漸進式暫存器13的暫存器值增加。
在實際應用時，由於放大器(OP)及比較器(Comparator) 的增益(gain)都是有限的，當兩個輸入訊號之間的差異很小時，放大器及比較器需要更多的反應時間來產生放大後的訊號，此造成放大器及比較器的亞穩態狀態(metastable state)，如果在亞穩態狀態期間接收比較器的輸出訊號，可能會接收到錯誤訊號而造成類比數位轉換器輸出不正確的結果。此外，當轉換到不同位元時，由於取樣電壓161與轉換電壓VDAC的電壓差異不同，放大器及比較器的亞穩態狀態時間也不同，因此習知的非同步循序漸進式暫存器類比至數位轉換器會增設一延遲調整模組15，其包含一動態延遲單元151以及一固定延遲單元152。
如第1圖所示，延遲調整模組15電性連接於脈衝產生器12以及比較器11之觸發端之間。當脈衝產生器12產生控制訊號121至循序漸進式暫存器13，使得循序漸進式暫存器13更新暫存器值131，新的暫存器值131由數位至類比轉換器(DAC)14進行轉換，產生轉換電壓VDAC，接著由比較器11比較轉換電壓VDAC與取樣電壓161。由於不確定比較器11進行比較的亞穩態時間長度，為了避免接收到錯誤的輸出訊號111，脈衝產生器12輸出控制訊號121的同時也產生觸發訊號122至延遲調整模組15，經過動態延遲單元151以及固定延遲單元152的延遲後，觸發訊號122輸入至比較器11的觸發端，觸發比較器11係輸出此輸出訊號111，以確保輸出訊號111不受亞穩態狀態的影響。
動態延遲單元151係對應不同位元進行轉換而設置不同的延遲時間，其缺點是設計過於繁雜。
本發明之一目的在於提出一種非同步(asynchronous)循序漸進式暫存器(SAR)類比至數位轉換器(ADC)，以動態判斷每個位元轉換所需的延遲時間，藉此降低非同步循序漸進式暫存器類比至數位轉換器之電路設計難度，也可有效提高ADC的取樣速度。
為了達成上述目的，本發明提出一種非同步循序漸進式暫存器類比至數位轉換器，其包含一類比訊號輸入端、一取樣維持電路、一差值放大器、一比較器、一比較鎖存電路、一循序漸進式暫存器以及一數位至類比轉換器。類比訊號輸入端用以接收一類比訊號。取樣維持電路用以取樣類比訊號，以取得並維持一取樣電壓。差值放大器用以放大取樣電壓與一轉換電壓之間的差值，以輸出一正輸出電壓訊號以及一負輸出電壓訊號。當正輸出電壓訊號與負輸出電壓訊號之間的差異到達一預設電壓門檻值，比較器係輸出一穩態訊號。比較鎖存電路係連續比較差值放大器之正輸出電壓訊號以及負輸出電壓訊號，以產生並鎖存一比較結果。當比較鎖存電路接收到穩態訊號時，比較鎖存電路輸出比較結果。循序漸進式暫存器(SAR)係回應該比較結果以儲存並調整一數位測試值(digital test value)。數位至類比轉換器用以將數位測試值轉換成轉換電壓。
根據本發明之一實施例，上述差值放大器之輸出具有亞穩態(meta-stable state)。
根據本發明之一實施例，當該差值放大器之輸出為亞穩態時，該比較鎖存電路進入亞穩態。
根據本發明之一實施例，非同步循序漸進式暫存器類比至數位轉換器，更包含一固定延遲單元，耦接於比較鎖存電路以及差值放大器之間，固定延遲單元係接收比較鎖存電路輸出之一觸發訊號，並延遲一固定時間後將觸發訊號輸出至差值放大器，以觸發差值放大器進行操作。
根據本發明之一實施例，差值放大器可包含一第一NMOS電晶體、一第二NMOS電晶體、一第三PMOS電晶體、一第四PMOS電晶體、一第五NMOS電晶體，第一NMOS電晶體與第二NMOS電晶體之源極耦接第五NMOS電晶體之汲極，第五NMOS電晶體之源極接地，第三PMOS電晶體之汲極耦接第一NMOS電晶體汲極，第四PMOS電晶體之汲極耦接第二NMOS電晶體汲極，第三PMOS電晶體與第四PMOS電晶體之源極耦接一電源電壓端，第一NMOS電晶體之閘極係接收取樣電壓，第二NMOS電晶體之閘極係接收轉換電壓，第三PMOS電晶體之閘極係耦接第四PMOS電晶體之閘極，該第三PMOS電晶體之閘極、該第四PMOS電晶體之閘極以及該第五NMOS電晶體之閘極係接收一時脈訊號。
根據本發明之一實施例，比較鎖存電路可包含一第六PMOS電晶體、一第七PMOS電晶體、第八PMOS電晶體、一第九NMOS電晶體、一第十NMOS電晶體、一第十一NMOS電晶體、一第十二NMOS電晶體，第九NMOS電晶體、第十NMOS電晶體、第十一NMOS電晶體以及第十二NMOS電晶體之源極係接地，第九NMOS電晶體之汲極耦接第十一NMOS電晶體之汲極、第七PMOS電晶體之汲極以及第十NMOS電晶體之閘極，第十NMOS電晶體之汲極耦接第十二NMOS電晶體之汲極、第八PMOS電晶體之汲極以及第九NMOS電晶體之閘極，第十一NMOS電晶體之閘極耦接第三PMOS電晶體之汲極，第十二NMOS電晶體之閘極耦接第四PMOS電晶體之汲極，第九NMOS電晶體之閘極耦接第七PMOS電晶體之閘極，第十NMOS電晶體之閘極耦接第八PMOS電晶體之閘極，第六PMOS電晶體之源極耦接電源電壓端、汲極耦接第七PMOS電晶體與第八PMOS電晶體之源極、以及閘極接收穩態訊號。
根據本發明之一實施例，當穩態訊號的位準改變而導通第六PMOS電晶體，第九NMOS電晶體之汲極上的電壓係輸出作為比較結果。
以下將配合圖式及實施例來詳細說明本發明之實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。
請參閱第2圖中，其繪示一種非同步循序漸進式暫存器類比至數位轉換器。如第2圖所示，本發明之非同步循序漸進式暫存器類比至數位轉換器可包含一類比訊號輸入端VIN、一取樣維持電路26、一差值放大器21、一比較器28、一比較鎖存電路27、一循序漸進式暫存器23、以及一數位至類比轉換器24。其中比較器28係用於偵測差值放大器21之輸出的亞穩態。
類比訊號輸入端VIN係用以接收類比訊號201，取樣維持電路26係用以取樣類比訊號201，以取得並維持取樣電壓261。在一實施例中，取樣維持電路26可具有一電容器，其透過類比訊號201之電壓進行充電，然後將電容器與類比訊號201隔離(isolate)，藉此讓電容器能維持類比訊號201之電壓值。
電容器維持的電壓係輸入至差值放大器21之正輸入端，而差值放大器21之負輸入端系接收一轉換電壓VDAC。差值放大器21可放大取樣電壓161與轉換電壓VDAC之間的差值，以輸出一正輸出電壓訊號211以及一負輸出電壓訊號212。轉換電壓VDAC的產生方式將於以下段落詳細說明。
正輸出電壓訊號211以及一負輸出電壓訊號212係傳送至比較鎖存電路27，由比較鎖存電路27連續比較正輸出電壓訊號211以及負輸出電壓訊號212，以產生並鎖存(latch)一比較結果。當比較鎖存電路27從比較器28接收到一穩態訊號281，比較鎖存電路27輸出對應比較結果的控制訊號271至循序漸進式暫存器23。
循序漸進式暫存器23係儲存一數位測試值(digital test value)，並回應控制訊號271而調整一數位測試值，且將數位測試值輸出至數位至類比轉換器24。如第2圖所示，數位至類比轉換器24包含n個位元D1…Dn，n為大於1的正整數。數位至類比轉換器24將數位測試值轉換成轉換電壓VDAC，而轉換電壓VDAC係為類比電壓訊號。
例如，當取樣電壓261為0.312V時，在循序漸進式暫存器23中儲存的數位測試值可以開始是0.5，經過數位至類比轉換器24將0.5之數位測試值轉換成0.5V之轉換電壓VDAC，由差值放大器21放大0.312V之取樣電壓261與0.5V之轉換電壓VDAC之間的差異。因為0.312V小於0.5V，所以差值放大器21輸出的正輸出電壓訊號211以及負輸出電壓訊號212係形成一負位準，使得比較鎖存電路27輸出一代表降低數位測試值的控制訊號271，進而循序漸進式暫存器23降低數位測試值至0.25。
同樣地，因為0.312V小於0.5V，所以差值放大器21輸出的正輸出電壓訊號211以及負輸出電壓訊號212係形成一正位準，使得比較鎖存電路27輸出一代表增加數位測試值的控制訊號271，進而循序漸進式暫存器23增加數位測試值至0.375。依此類推，接著數位測試值調整成0.313，然後是0.281，然後是0.296，然後是0.304，然後是0.308，然後是0.31，然後是0.311，最後是 0.312。當轉換完成，循序漸進式暫存器23會輸出一轉換完成訊號EOC(End of Conversion)。上述數位測試值的調整次數與數位測試值的位元數相關。
在上述操作過程中，由於取樣電壓261與轉換電壓VDAC的電壓差異不同，因放大器21的輸出的亞穩態而造成比較鎖存電路27的亞穩態狀態時間也不同。為了避免比較鎖存電路27因根據放大器21在亞穩態下的正輸出電壓訊號211以及負輸出電壓訊號212輸出而進入亞穩態後輸出錯誤的控制訊號271，本發明使用比較器28來判斷放大器21的輸出是否能讓比較鎖存電路27脫離亞穩態而能輸出正確的訊號。在 一實施例中，當正輸出電壓訊號211與負輸出電壓訊號212之間的差異足夠大時，可以使該比較器28輸出穩態訊號281，而驅動比較鎖存電路27比較放大器21的正輸出電壓訊號211以及負輸出電壓訊號212並送出正確的比較結果至循序漸進式暫存器23中。
此外，本發明之非同步循序漸進式暫存器類比至數位轉換器更可包含一固定延遲單元252，耦接於比較鎖存電路27以及差值放大器21之間，固定延遲單元252可接收比較鎖存電路27輸出之一觸發訊號，並延遲一固定時間後將觸發訊號輸出至差值放大器21，以觸發差值放大器21進行操作。
請參閱第3圖，其繪示本發明之比較鎖存電路之一實施例之電路圖。如第3圖所示，在此實施例中，差值放大器21包含一第一NMOS電晶體M1、一第二NMOS電晶體M2、一第三PMOS電晶體M3、一第四PMOS電晶體M4、一第五NMOS電晶體M5。第一NMOS電晶體M1與第二NMOS電晶體M2之源極耦接第五NMOS電晶體M5之汲極，第五NMOS電晶體M5之源極接地，第三PMOS電晶體M3之汲極耦接第一NMOS電晶體M1之汲極，第四PMOS電晶體M4之汲極耦接第二NMOS電晶體M2之汲極，第三PMOS電晶體M3與第四PMOS電晶體M4之源極耦接一電源電壓端，第一NMOS電晶體M1之閘極係接收取樣電壓261，第二NMOS電晶體M2之閘極係接收轉換電壓VDAC，第三PMOS電晶體M3之閘極係耦接第四PMOS電晶體M4之閘極，而第三PMOS電晶體M3之閘極、第四PMOS電晶體M4之閘極、以及第五NMOS電晶體M5之閘極係接收一時脈訊號CLK1。
第三PMOS電晶體M3之汲極以及第四PMOS電晶體M4之汲極上的電壓是分別作為放大器的正輸出電壓訊號211以及負輸出電壓訊號212。應注意的是，上述電路僅為舉例說明，而非為限制本發明，任何可實現放大器功能的電路皆可用於本發明。
如第3圖所示，在一實施例中，比較鎖存電路27可包含一第六PMOS電晶體M6、一第七PMOS電晶體M7、第八PMOS電晶體M8、一第九NMOS電晶體M9、一第十NMOS電晶體M10、一第十一NMOS電晶體M11、一第十二NMOS電晶體M12。第九NMOS電晶體M9、第十NMOS電晶體M10、第十一NMOS電晶體M11以及第十二NMOS電晶體M12之源極接地，第九NMOS電晶體M9之汲極耦接第十一NMOS電晶體M11之汲極、第七PMOS電晶體M7之汲極以及第十NMOS電晶體M10之閘極，第十NMOS電晶體M10之汲極耦接第十二NMOS電晶體M12之汲極、第八PMOS電晶體M8之汲極以及第九NMOS電晶體M9之閘極，第十一NMOS電晶體M11之閘極耦接第三PMOS電晶體M3之汲極，第十二NMOS電晶體M12之閘極耦接第四PMOS電晶體M4之汲極，第九NMOS電晶體M9之閘極耦接第七PMOS電晶體M7之閘極，第十NMOS電晶體M10之閘極耦接第八PMOS電晶體M8之閘極，第六PMOS電晶體M6之源極耦接電源電壓端、汲極耦接第七PMOS電晶體M7之源極以及第八PMOS電晶體M8之源極、以及閘極接收穩態訊號281。
當穩態訊號281的位準改變而導通該第六PMOS電晶體，第九NMOS電晶體之汲極上的電壓係輸出作為代表比較結果的控制訊號271。應注意的是，上述電路僅為舉例說明，而非為限制本發明，任何可實現放大器功能的電路皆可用於本發明。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
101、201:類比訊號 11、28:比較器 111: 輸出訊號 281:穩態訊號 12、22: 脈衝產生器 121、271:控制訊號 122:觸發訊號 13、23: 循序漸進式暫存器 131: 暫存器值 14、24: 數位至類比轉換器 15: 延遲調整模組 151: 動態延遲單元 152、252: 固定延遲單元 16、26: 取樣維持電路 161、261: 取樣電壓 21: 差值放大器 211:正輸出電壓訊號 212:負輸出電壓訊號 27:比較鎖存電路 CLK、CLK1: 時脈訊號 D0、D1、Dn-1、Dn、D0~Dn: 位元 EOC: 轉換完成訊號 VREF: 參考電壓 VDAC: 轉換電壓 VIN: 類比訊號輸入端 M1、M2、M5、M9、M10、M11、M12: NMOS電晶體 M3、M4、M6、M7、M8: PMOS電晶體
第1圖係為本發明之習知非同步循序漸進式暫存器類比至數位轉換器之方塊圖。
第2圖係為本發明之非同步循序漸進式暫存器類比至數位轉換器之方塊圖。
第3圖係為本發明之比較鎖存電路之一實施例之電路圖。
201:類比訊號 21: 差值放大器 211:正輸出電壓訊號 212:負輸出電壓訊號 23: 循序漸進式暫存器 231: 暫存器值 24: 數位至類比轉換器 26: 取樣維持電路 261: 取樣電壓 27:比較鎖存電路 271:控制訊號 28:比較器 281:穩態訊號 CLK: 時脈訊號 D0、D1、Dn-1、Dn、D0~Dn: 位元 EOC: 轉換完成訊號 VREF: 參考電壓 VDAC: 轉換電壓 VIN: 類比訊號輸入端

Claims (7)

  1. 一種非同步循序漸進式暫存器類比至數位轉換器，包含: 一類比訊號輸入端，用以接收一類比訊號； 一取樣維持電路，用以取樣該類比訊號，以取得並維持一取樣電壓； 一差值放大器，用以放大該取樣電壓與一轉換電壓之間的差值，以輸出一正輸出電壓訊號以及一負輸出電壓訊號； 一比較器，當該正輸出電壓訊號與該負輸出電壓訊號之間的差值到達一預設電壓門檻值，該比較器輸出一穩態訊號； 一比較鎖存電路，係連續比較該差值放大器之該正輸出電壓訊號以及該負輸出電壓訊號，以產生並鎖存一比較結果，當該比較鎖存電路接收到該穩態訊號，該比較鎖存電路輸出該比較結果； 一循序漸進式暫存器(SAR)，係回應該比較結果以儲存並調整一數位測試值(digital test value)；以及 一數位至類比轉換器，係用以將該數位測試值轉換成該轉換電壓。
  2. 如申請專利範圍第1項所述之非同步循序漸進式暫存器類比至數位轉換器，其中該差值放大器之輸出具有亞穩態(meta-stable state) 。
  3. 如申請專利範圍第2項所述之非同步循序漸進式暫存器類比至數位轉換器，其中當該差值放大器之輸出為該亞穩態時，該比較鎖存電路進入該亞穩態。
  4. 如申請專利範圍第1項所述之非同步循序漸進式暫存器類比至數位轉換器，更包含一固定延遲單元，耦接於該比較鎖存電路以及該差值放大器之間，該固定延遲單元係接收該比較鎖存電路輸出之一觸發訊號，並延遲一固定時間後將該觸發訊號輸出至該差值放大器，以觸發該差值放大器進行操作。
  5. 如申請專利範圍第1項所述之非同步循序漸進式暫存器類比至數位轉換器，其中該差值放大器包含一第一NMOS電晶體、一第二NMOS電晶體、一第三PMOS電晶體、一第四PMOS電晶體、一第五NMOS電晶體，該第一NMOS電晶體與該第二NMOS電晶體之源極耦接該第五NMOS電晶體之汲極，該第五NMOS電晶體之源極接地，該第三PMOS電晶體之汲極耦接該第一NMOS電晶體之汲極，該第四PMOS電晶體之汲極耦接該第二NMOS電晶體之汲極，該第三PMOS電晶體與該第四PMOS電晶體之源極耦接一電源電壓端，該第一NMOS電晶體之閘極係接收該取樣電壓，該第二NMOS電晶體之閘極係接收該轉換電壓，該第三PMOS電晶體之閘極係耦接該第四PMOS電晶體之閘極，該第三PMOS電晶體之閘極、該第四PMOS電晶體之閘極以及該第五NMOS電晶體之閘極係接收一時脈訊號。
  6. 如申請專利範圍第5項所述之非同步循序漸進式暫存器類比至數位轉換器，其中該比較鎖存電路包含一第六PMOS電晶體、一第七PMOS電晶體、第八PMOS電晶體、一第九NMOS電晶體、一第十NMOS電晶體、一第十一NMOS電晶體、一第十二NMOS電晶體，該第九NMOS電晶體、該第十NMOS電晶體、該第十一NMOS電晶體以及該第十二NMOS電晶體之源極係接地，該第九NMOS電晶體之汲極耦接該第十一NMOS電晶體之汲極、該第七PMOS電晶體之汲極以及該第十NMOS電晶體之閘極，該第十NMOS電晶體之汲極耦接該第十二NMOS電晶體之汲極、該第八PMOS電晶體之汲極以及該第九NMOS電晶體之閘極，該第十一NMOS電晶體之閘極耦接該第三PMOS電晶體之汲極，該第十二NMOS電晶體之閘極耦接該第四PMOS電晶體之汲極，該第九NMOS電晶體之閘極耦接該第七PMOS電晶體之閘極，該第十NMOS電晶體之閘極耦接該第八PMOS電晶體之閘極，該第六PMOS電晶體之源極耦接該電源電壓端、汲極耦接該第七PMOS電晶體與該第八PMOS電晶體之源極、以及閘極接收該穩態訊號。
  7. 如申請專利範圍第6項所述之非同步循序漸進式暫存器類比至數位轉換器，其中當該穩態訊號的位準改變而導通該第六PMOS電晶體，該第九NMOS電晶體之汲極上的電壓係輸出作為該比較結果。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI362185B (en) * 2008-11-26 2012-04-11 Analog Devices Inc Self-timed clocked analog to digital converter
US20140145868A1 (en) * 2012-11-27 2014-05-29 Kabushiki Kaisha Toshiba Analog-digital converter and analog-digital conversion method
TWI514777B (zh) * 2012-08-03 2015-12-21 Realtek Semiconductor Corp 預測性逐漸逼近式類比數位轉換裝置及其方法
US9484945B1 (en) * 2016-05-05 2016-11-01 Hong Kong Applied Science and Technology Research Institute Company, Limited Asynchronous successive-approximation-register analog-to-digital converter (SAR ADC) in synchronized system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110077347A (ko) * 2009-12-30 2011-07-07 충북대학교 산학협력단 Ｓａｒ방식의 아날로그-디지털 변환기
JP6426543B2 (ja) * 2015-07-07 2018-11-21 株式会社東芝 アナログ／ディジタル変換器、放射線検出器および無線受信機
TWI594579B (zh) * 2016-06-13 2017-08-01 瑞昱半導體股份有限公司 連續逼近暫存器類比數位轉換器及其類比至數位訊號轉換方法
CN107579738A (zh) * 2016-07-05 2018-01-12 创意电子股份有限公司 模拟至数字转换装置
CN108270420B (zh) * 2016-12-30 2021-08-06 中芯国际集成电路制造(上海)有限公司 一种比较器及逐次逼近式模拟数字转换器
CN108574489B (zh) * 2017-03-09 2021-08-06 中芯国际集成电路制造(上海)有限公司 一种比较器及逐次逼近式模拟数字转换器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI362185B (en) * 2008-11-26 2012-04-11 Analog Devices Inc Self-timed clocked analog to digital converter
TWI514777B (zh) * 2012-08-03 2015-12-21 Realtek Semiconductor Corp 預測性逐漸逼近式類比數位轉換裝置及其方法
US20140145868A1 (en) * 2012-11-27 2014-05-29 Kabushiki Kaisha Toshiba Analog-digital converter and analog-digital conversion method
US9484945B1 (en) * 2016-05-05 2016-11-01 Hong Kong Applied Science and Technology Research Institute Company, Limited Asynchronous successive-approximation-register analog-to-digital converter (SAR ADC) in synchronized system

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