TWI594579B - 連續逼近暫存器類比數位轉換器及其類比至數位訊號轉換方法 - Google Patents

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Description

連續逼近暫存器類比數位轉換器及其類比至數位訊號轉換方法
本發明是關於類比數位轉換器（analog-to-digital converter, ADC），尤其是關於連續逼近暫存器（successive approximation register, SAR）ADC及其類比至數位訊號轉換方法。
圖1係習知SAR ADC之功能方法圖。SAR ADC用來將類比輸入訊號Vi轉換成數位訊號（由複數個數位碼 B所組成）。SAR ADC主要包含數位類比轉換器（digital-to-analog converter, DAC）110、比較器120及連續逼近暫存器130。在SAR ADC的某一次操作中，連續逼近暫存器130依據比較器120的比較結果，決定數位碼 B的其中一位元的值（1/0）。DAC 110依據該次決定的位元值改變其內部電容的端電壓（控制電容的其中一端耦接至地或參考訊號Vref），使電容上的電荷重新分佈，進而改變比較器120之反相輸入端及非反相輸入端的準位，以改變SAR ADC下一個操作的比較對象。重覆上述的步驟，數位碼 B由最高有效位元（MSB）往最低有效位元（LSB）依序被決定，過程中數位碼 B所代表的值也漸漸往輸入訊號Vi逼近。
一般而言，DAC 110通常以二進位（binary）的方式實作其內部電容的切換機制。但DAC 110中非理想的電容值會造成SAR ADC的錯誤率增加，使得SAR ADC之積分非線性誤差（integral nonlinearity, INL）及微分非線性誤差（differential nonlinearity, DNL）提高，尤其是對應高位元之電容的電容值不準確時，SAR ADC的效能所受的影響更大。熱碼編碼（thermometer-coded，亦稱為溫度碼編碼）DAC有助於緩和不準確的電容值所帶來的不良影響。圖2為習知使用熱碼編碼DAC之SAR ADC的電路圖。圖2之SAR ADC為5位元（B 0~B 4，B 0為LSB，B 4為MSB）。DAC 110包含5個電容C 1~C 5，其中電容C 1~C 2屬於二進位DAC 111，而電容C 3~C 5屬於熱碼編碼DAC 112。電容C 1~C 5的其中一端互相耦接，作為DAC 110的輸出（輸出類比訊號SA）；另一端各耦接至緩衝單元113-1~113-5，緩衝單元113-1~113-5分別用來輸出電容C 1~C 5所應耦接之電壓。連續逼近暫存器130包含4個暫存器135-1~135-4，各暫存1個控制值。4個暫存器135-1~135-4的4個控制值依據比較器120的比較值決定。此4個暫存器135所儲存的控制值控制緩衝單元113的輸出電壓。使用熱碼編碼DAC 112時DAC 110還必須包含二進位碼至熱碼解碼器114，以將暫存器135-3及135-4的控制值（即SAR ADC的最高二位元值）由二進位碼轉換為熱碼，以控制緩衝單元113-3~113-5。開關140為取樣輸入訊號Vi之用。
在SAR ADC中，比較器120的比較操作與DAC 110的電容切換操作高速地交替進行，如果DAC 110的電容耦接緩衝單元113的一端能愈快到達目標電壓值，則下一個比較操作時比較器120所輸出的比較值就愈準確。因此比較器120的輸出到電容C 1~C 5之端點間的路徑（包含暫存器135及緩衝單元113）對SAR ADC而言相當關鍵，此路徑上的元件愈少（亦即訊號在此路徑上的延遲時間愈短），意謂著SAR ADC愈穩定且愈準確。然而，二進位碼至熱碼解碼器114由多個邏輯閘所組成，無疑會增加關鍵路徑上的元件數，造成SAR ADC的效能降低。
文獻「An oversampling SAR ADC with DAC mismatch error shaping achieving 105dB SFDR and 101dB SNDR over 1kHz BW in 55nm CMOS」（ISSCC, pages 458-459, IEEE, (2016)）提出在SAR ADC中額外包含快閃式（flash） ADC來直接產生熱碼，然而卻會增加SAR ADC的電路複雜度及增加耗電。美國專利US 8,508,400所提出的方法受限於電容的群組選擇方式，只能針對SAR ADC的特定數位值做改善，而且該方法在關鍵路徑上增加了多工器，造成訊號延遲。
鑑於先前技術之不足，本發明之一目的在於提供一種SAR ADC及其類比至數位訊號轉換方法，提高SAR ADC的效能。
本發明揭露一種連續逼近暫存器類比數位轉換器，包含：一數位類比轉換器，包含N個電容值實質相同的電容，用來產生一類比訊號，N為大於2之整數；一連續逼近暫存器，包含N個記憶單元，該N個記憶單元分別耦接該N個電容，各記憶單元儲存一控制值，該N個電容之N個端電壓分別受該N個控制值控制；一寫入控制單元，耦接該N個記憶單元，用來產生一寫入致能訊號，依據該寫入致能訊號，該N個記憶單元中之M個及對應該M個記憶單元之M個電容被選取，M係小於N之正整數；以及一比較器，耦接該數位類比轉換器及該N個記憶單元，用來依據該類比訊號產生一比較值；其中，該M個記憶單元之該M個控制值係對應該比較值變化。
本發明另揭露一種連續逼近暫存器類比數位轉換器，包含：一比較器，用來依據一類比訊號產生一比較值；一連續逼近暫存器，耦接該比較器，包含N個記憶單元，各記憶單元儲存一控制值，該N個控制值係與該比較值有關，N為大於2之整數；以及一熱碼編碼數位類比轉換器，耦接該比較器及該連續逼近暫存器，用來產生該類比訊號，包含N個電容，該N個電容分別耦接該N個記憶單元，該N個電容之N個端電壓分別受該N個控制值控制。
本發明另揭露一種類比至數位訊號轉換方法，應用於一連續逼近暫存器類比數位轉換器，該連續逼近暫存器類比數位轉換器依據一時脈訊號動作，並且包含一數位類比轉換器及一連續逼近暫存器，該數位類比轉換器包含N個電容值實質相同的電容，N為大於2之整數，該連續逼近暫存器包含N個記憶單元，該N個記憶單元分別耦接該N個電容，各記憶單元儲存一控制值，該N個電容之N個端電壓分別受該N個控制值控制，該方法包含：於該時脈訊號之一週期之一第一準位取樣一類比輸入訊號以產生一中間類比訊號；於該週期內決定一寫入致能訊號；依據該寫入致能訊號選取該N個記憶單元中之M個以及對應該M個記憶單元之M個電容，M係小於N之正整數；於該週期之一第二準位依據該中間類比訊號產生一比較值，該第二準位不同於該第一準位；以及於該週期之該第二準位依據該比較值改變該M個記憶單元之該M個控制值。
本發明之SAR ADC與類比至數位訊號轉換方法不需要使用二進位碼至熱碼解碼器，以避免增加關鍵路徑上的訊號延遲。相較於習知技術，本發明的SAR ADC在不犧牲操作速度的情況下，改善了不準確的電容值所帶來的問題。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含SAR ADC與類比至數位訊號轉換方法。由於本發明之SAR ADC所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
圖3係本發明之SAR ADC之一實施例的功能方塊圖。SAR ADC 10包含寫入控制單元150、DAC 160、比較器170、連續逼近暫存器180以及開關190。DAC 160包含二進位DAC 161及熱碼編碼DAC 162。二進位DAC 161包含m個電容（C 11~C 1m），此m個電容的其中一端各自與緩衝單元163-1~163-m耦接；熱碼編碼DAC 162包含n個電容（C 21~C 2n），此n個電容的其中一端各自與緩衝單元164-1~164-n耦接。n為大於2之整數，m為正整數。在一個實施例中， ，r為大於1之整數。電容C 11~C 1m的電容值分別為1C、2C、…、2 m-2C及2 m-1C法拉（farad），而電容C 21~C 2n的電容值實質上相同，皆為2 mC法拉，其中C為單位電容；更詳細地說，熱碼編碼DAC 162之任一電容的電容值為二進位DAC 161之最大電容的電容值的2倍。
連續逼近暫存器180包含複數個記憶單元181及記憶單元182，每個記憶單元181-x對應一組相連接的緩衝單元163-x及電容C 1x（1≤x≤m），以及每個記憶單元182-y對應一組相連接的緩衝單元164-y及電容C 2y（1≤y≤n）；更明確地說，記憶單元181-1~181-m與電容C 11~C 1m為一對一的對應關係，記憶單元182-1~182-n與電容C 21~C 2n為一對一的對應關係。每個記憶單元181及182各儲存一控制值，緩衝單元163及164的輸出電壓與控制值有關，也就是說電容C 11~C 1m及電容C 21~C 2n的第一端（耦接緩衝單元163或164之一端）的電壓受控制值的控制。每個記憶單元181及182耦接比較器170，而且每個記憶單元181及182的控制值與比較值CMP有關。連續逼近暫存器180更包含寫入控制單元184，用來決定每個記憶單元181能被寫入與否；而每個記憶單元182是否能被寫入則由寫入控制單元150控制。連續逼近暫存器180更包含時脈控制單元183，用來依據SAR ADC的取樣時脈CLK_S及比較器170的比較值CMP產生脈衝訊號TC。寫入控制單元184及寫入控制單元150則參考脈衝訊號TC來分別輸出寫入致能訊號WE1及寫入致能訊號WE2。連續逼近暫存器180更包含數位碼暫存電路185，用來依據比較器170的比較值CMP來決定SAR ADC所輸出的數位碼 B。數位碼暫存電路185可以由複數個正反器組合而成。
以下配合圖4的時序圖來說明圖3之SAR ADC的操作方式。圖4中的上圖為SAR ADC的取樣時脈CLK_S，用來控制SAR ADC交替地操作於取樣階段（S1、S2、...）及比較/切換階段（C1、C2、...）之間。在取樣階段中（本實施例對應取樣時脈CLK_S的高準位），電容C 11~C 1m及C 21~C 2n的第一端全部耦接至預設的準位；更詳細地說，在取樣階段連續逼近暫存器180重置記憶單元181及182，使其所儲存的控制值為預設值。記憶單元181及182重置完畢後（仍在取樣階段），開關190導通，使電容C 11~C 1m及C 21~C 2n的第二端（非耦接緩衝單元163或164之一端）及比較器170的輸入端接收類比輸入訊號Vi。同樣在取樣階段，寫入控制單元150決定複數個寫入致能訊號WE2，寫入致能訊號WE2的個數 。
在比較/切換階段中（本實施例對應取樣時脈CLK_S的低準位），開關190先切換至不導通狀態，以及寫入控制單元150輸出寫入致能訊號WE2，接者比較器170及DAC 160分別進行比較操作及切換電容電位的操作。比較器170可以根據其內部自行產生的時脈動作，也可以根據外部之一個頻率高於取樣時脈CLK_S的時脈動作。當取樣時脈CLK_S為低準位時，每當比較器170產生一個比較值CMP，時脈控制單元183即輸出一個脈衝。舉例來說，假設SAR ADC 10為k位元，則在一個比較/切換階段中，比較器170產生k個比較值CMP，則脈衝訊號TC在時間t1 1~t1 10分別輸出一個脈衝。相鄰脈衝的間隔時間（即t1 2-t1 1、t1 3-t1 2、…、t1 k-t1 k-1）為記憶單元181及182選擇性地根據比較值CMP改變控制值，及緩衝單元163及164選擇性地根據控制值改變電容之端電壓的時間，亦即前述之關鍵路徑的反應時間。對速度愈快（即取樣時脈CLK_S的頻率愈高）且解析度愈高（即k值愈大）的SAR ADC而言，關鍵路徑的反應時間就愈短，因此關鍵路徑對SAR ADC的影響就更大。比較器170完成k次比較操作後，數位碼暫存電路185即可得到k個比較值CMP，該k個比較值CMP即為對應該次取樣之類比輸入訊號Vi的數位值 B（B 0~B k）。
在每一取樣階段所決定的G個寫入致能訊號WE2，在緊鄰的比較/切換階段中依序輸出；更詳細地說，第一個寫入致能訊號WE2在比較器170於該比較/切換階段產生第一個比較值CMP之前輸出（亦即在時間t1 1前輸出）、第二個寫入致能訊號WE2在比較器170於該比較/切換階段產生該第一個比較值CMP之後及產生第二個比較值CMP之前輸出（亦即在時間t1 1及時間t1 2之間輸出），以此類推。寫入控制單元184則決定m個寫入致能訊號WE1。該m個寫入致能訊號WE1於該G個寫入致能訊號WE2輸出完畢後依序輸出，分別依序開啟記憶單元181-m~181-1。
圖5為本發明記憶單元之一實施例的功能方塊圖，每一記憶單元181及182可以以圖5所示之記憶單元實作。記憶單元500包含解碼電路510、開關520以及閂鎖器（latch）530。寫入致能訊號（WE1或WE2）經過解碼電路510解碼後產生控制訊號TA，控制訊號TA可控制開關520導通或不導通。當開關520導通時，代表該記憶單元500為可寫入狀態，反之則否。當開關520導通時，閂鎖器530所儲存的控制值對應比較值CMP改變；舉例來說，以圖5的實施方式而言，控制值與比較值CMP具有相反的邏輯值，在其他實施例中，可額外增加反相器使控制值與比較值CMP具有相同的邏輯值。
以下以SAR ADC 10為6位元（k=6，輸出的數位碼 B為B 0~B 5）為例，詳細說明SAR ADC 10的操作細節。假設二進位DAC 161包含2個電容C 11及C 12（電容值分別為1C及2C），則熱碼編碼DAC 162包含7個電容C 21~C 27（電容值皆為4C）。在取樣階段S1，寫入控制單元150決定3（因為 ）個寫入致能訊號WE2-S1-1、WE2-S1-2、WE2-S1-3；而寫入控制單元184決定2（分別對應電容C 12及C 11）個寫入致能訊號WE1-S1-1及WE1-S1-2。
圖6為SAR ADC 10進行類比訊號轉數位訊號的動作流程。在取樣階段中，開關190導通以取樣類比輸入訊號Vi（步驟S605），以及寫入控制單元150決定寫入致能訊號（步驟S610）。相鄰的取樣階段（例如圖4所示的S1與S2）寫入控制單元150係產生不同的寫入致能訊號。舉例來說，如表1所示，寫入控制單元150於取樣階段S1所決定的3個寫入致能訊號分別選取C 21、C 23、C 24、C 26為第1電容群組、C 22、C 25為第2電容群組、C 27為第3電容群組；寫入控制單元150於取樣階段S2所決定的3個寫入致能訊號分別選取C 21、C 22、C 25、C 27為第1電容群組、C 24、C 26為第2電容群組、C 23為第3電容群組。 表1： <TABLE border="1" borderColor="#000000" width="_0004"><TBODY><tr><td> 取樣階段 </td><td> 寫入致能訊號 </td><td> 對應的電容群組 </td></tr><tr><td> S1 </td><td> WE2-S1-1 </td><td> C<sub>21</sub>、C<sub>23</sub>、C<sub>24</sub>、C<sub>26</sub></td></tr><tr><td> WE2-S1-2 </td><td> C<sub>22</sub>、C<sub>25</sub></td></tr><tr><td> WE2-S1-3 </td><td> C<sub>27</sub></td></tr><tr><td> WE1-S1-1 </td><td> C<sub>12</sub></td></tr><tr><td> WE1-S1-2 </td><td> C<sub>11</sub></td></tr><tr><td> S2 </td><td> WE2-S2-1 </td><td> C<sub>21</sub>、C<sub>22</sub>、C<sub>25</sub>、C<sub>27</sub></td></tr><tr><td> WE2-S2-2 </td><td> C<sub>24</sub>、C<sub>26</sub></td></tr><tr><td> WE2-S2-3 </td><td> C<sub>23</sub></td></tr><tr><td> WE1-S2-1 </td><td> C<sub>12</sub></td></tr><tr><td> WE1-S2-2 </td><td> C<sub>11</sub></td></tr><tr><td> S3 </td><td> WE2-S3-1 </td><td> C<sub>23</sub>、C<sub>24</sub>、C<sub>25</sub>、C<sub>26</sub></td></tr><tr><td> WE2-S3-2 </td><td> C<sub>27</sub>、C<sub>21</sub></td></tr><tr><td> WE2-S3-3 </td><td> C<sub>22</sub></td></tr><tr><td> WE1-S3-1 </td><td> C<sub>12</sub></td></tr><tr><td> WE1-S3-2 </td><td> C<sub>11</sub></td></tr></TBODY></TABLE>
接下來圖6的流程進入比較/切換階段。因為SAR ADC 10為6位元，所以脈衝訊號TC在t1 1~t1 6各有一個脈衝，分別對應B 5~B 0。在各脈衝產生之前，亦即比較器170產生比較值CMP以決定位元值B p（0≤p≤5）（步驟S630）之前，寫入控制單元150輸出寫入致能訊號至全部的記憶體單元182-1~182-7（步驟S620）。更明確地說，在比較器170的第p次比較操作結束之前，第p次切換操作中的待處理電容已被選定。如表2所示，寫入致能訊號WE2-S1-1於位元值B 5決定之前（即時間t1 1之前）輸出至記憶體單元182-1~182-7，以對應選定電容C 21、C 23、C 24、C 26，寫入致能訊號WE2-S1-2於位元值B 5決定之後且位元值B 4決定之前（即時間t1 1~ t1 2之間）輸出至記憶體單元182-1~182-7，以對應選定電容C 22及C 25。其餘以此類推。 表2： <TABLE border="1" borderColor="#000000" width="_0005"><TBODY><tr><td> 寫入致能訊號 </td><td> 輸出時間點 </td><td> 選定之電容 </td></tr><tr><td> WE2-S1-1 </td><td> B<sub>5</sub>決定之前 </td><td> C<sub>21</sub>、C<sub>23</sub>、C<sub>24</sub>、C<sub>26</sub></td></tr><tr><td> WE2-S1-2 </td><td> B<sub>5</sub>決定之後及B<sub>4</sub>決定之前 </td><td> C<sub>22</sub>、C<sub>25</sub></td></tr><tr><td> WE2-S1-3 </td><td> B<sub>4</sub>決定之後及B<sub>3</sub>決定之前 </td><td> C<sub>27</sub></td></tr><tr><td> WE1-S1-1 </td><td> B<sub>3</sub>決定之後及B<sub>2</sub>決定之前 </td><td> C<sub>12</sub></td></tr><tr><td> WE1-S1-2 </td><td> B<sub>2</sub>決定之後及B<sub>1</sub>決定之前 </td><td> C<sub>11</sub></td></tr></TBODY></TABLE>
位元值B p決定後（步驟S630完成），視位元值B p而定，對應已選定之電容的記憶單元182的控制值維持原邏輯值或改變，以相對應地維持或切換已選定之電容的端電壓（步驟S640）。舉例來說，假設控制值預設為1（對應電容之第一端的預設電壓為低電壓），而在時間t1 2位元值B 4決定為1，則在步驟S640中（對應時間t1 2~ t1 3之間）記憶單元182-5及182-6的控制值由1變為0，且電容C 25、C 26的第一端的電壓亦由低電壓切換至高電壓。接著判斷下一次的取樣階段是否開始（步驟S650）。如果還沒開始，則重覆步驟S620~S640以繼續決定剩餘的位元值；如果下一次的取樣階段開始，則回到步驟S605再次取樣類比輸入訊號Vi。請注意，為求簡潔，圖6之流程省略一些步驟，例如在取樣階段重置記憶單元181及182，以及在比較/切換階段使開關190不導通等等。
如表1所示，在SAR ADC的第1次操作週期（包含取樣階段S1及比較/切換階段C1）中對應位元值B 5的電容群組的組成（C 21、C 23、C 24、C 26）與第2次操作週期（包含取樣階段S2及比較/切換階段C2）中對應位元值B 5的電容群組的組成（C 21、C 22、C 25、C 27）不同。同理，在SAR ADC的第1次操作週期中對應位元值B 4的電容群組的組成（C 22、C 25）與在SAR ADC的第2次操作週期中對應位元值B 4的電容群組的組成（C 24、C 26）不同；在SAR ADC的第1次操作週期中對應位元值B 3的電容群組的組成（C 27）與在SAR ADC的第2次操作週期中對應位元值B 3的電容群組的組成（C 23）不同。而且該些電容群組之組成，是在位元值B 5、B 4及B 3產生前就已決定，因此與位元值B 5、B 4及B 3無關，也就是說電容群組的組成非根據位元值B 5、B 4及B 3決定。因此本發明可以省去二進位碼至熱碼解碼器，以避免在連續逼近暫存器180至DAC 160的關鍵路徑上增加邏輯電路影響SAR ADC 10的表現。請注意，上述之「對應位元值B p的第q電容群組」，係表示該第q 電容群組的電容的端電壓與該位元值B p有關。
在其他的實施例中，寫入控制單元150亦可以在比較/切換階段才決定寫入致能訊號，寫入控制單元150最遲只要於輸出寫入致能訊號前決定該寫入致能訊號即可。如表3所示，寫入控制單元150可以根據取樣時脈CLK_S，在取樣階段與比較/切換階換的轉換期間決定寫入致能訊號WE2-S1-1，並且在時間t1­ 1前輸出即可；接下來在脈衝訊號TC的兩個相鄰的脈衝間決定並輸出對應的寫入致能訊號即可。其對應的流程圖如圖7所示，其中步驟S705~S750的動作內容與步驟S605~S650相似，故不再贅述。 表3： <TABLE border="1" borderColor="#000000" width="_0006"><TBODY><tr><td> 寫入致能訊號 </td><td> 決定及輸出的時間點 </td><td> 選定之電容 </td></tr><tr><td> WE2-S1-1 </td><td> B<sub>5</sub>決定之前 </td><td> C<sub>21</sub>、C<sub>23</sub>、C<sub>24</sub>、C<sub>26</sub></td></tr><tr><td> WE2-S1-2 </td><td> B<sub>5</sub>決定之後及B<sub>4</sub>決定之前 </td><td> C<sub>22</sub>、C<sub>25</sub></td></tr><tr><td> WE2-S1-3 </td><td> B<sub>4</sub>決定之後及B<sub>3</sub>決定之前 </td><td> C<sub>27</sub></td></tr><tr><td> WE1-S1-1 </td><td> B<sub>3</sub>決定之後及B<sub>2</sub>決定之前 </td><td> C<sub>12</sub></td></tr><tr><td> WE1-S1-2 </td><td> B<sub>2</sub>決定之後及B<sub>1</sub>決定之前 </td><td> C<sub>11</sub></td></tr></TBODY></TABLE>
圖8及圖9分別為本發明之方法與美國專利US 8,508,400所提出之方法的蒙地卡羅分析（Monte Carlo simulation）結果的比較。明顯可見，受限於電容群組的選擇方式，美國專利US 8,508,400的方法只在數位碼等於512（十進位）附近有較佳的改善。反觀本發明的方法，整體數位碼都獲得改善，而且錯誤的幅度亦較低。
在不同的實施例中，DAC 160可以完全由熱碼編碼DAC實作，亦即DAC 160僅包含熱碼編碼DAC 162而不包含二進位DAC 161。此時，連續逼近暫存器180只對應包含記憶單元182而不包含記憶單元181及寫入控制單元184。再者，雖然前述之實施例中以二進位的電容（即電容值呈現二進位的關係）來作說明，但本發明亦可採用任意加權電容陣列（arbitrary weighted capacitor array, AWCA）的方法來實作及控制DAC。因此，上述的電容值、電容個數以及切換/比較的次數僅用於例示，而非限制本發明。當本發明之DAC以AWCA的方法實現，DAC之電容與連續逼近暫存器180的記憶單元仍為一對一的對應關係。
請注意，圖3僅繪示與比較器170之其中一端（反相輸入端或非反相輸入端）耦接之元件。在圖3的實施例中，寫入控制單元150及連續逼近暫存器180為獨立的元件，然而在其他實施例中寫入控制單元150亦可包含於連續逼近暫存器180中。寫入控制單元150除了可以利用上述之隨機的方式產生寫入致能訊號之外，也可以以循環（rotation）的方式產生，或是根據動態元件匹配（dynamic element matching, DEM）或動態加權平均（dynamic weighted average, DWA）的機制來產生寫入致能訊號。寫入控制單元150可以由邏輯閘實作，或是由處理單元配合軟體或韌體實作。時脈控制單元183及寫入控制單元184可以由邏輯閘實作，緩衝單元163及164可以由串接的反相器（inverter）實作。各個電容C 11~C 1m以及C 21~C 2n可以由複數個單位電容組合而成，然而在SAR ADC 10的操作過程中，各電容的組成內容不會改變。前述的WE1雖在取樣階段決定，亦可以在其他階段決定。
由於本技術領域具有通常知識者可藉由圖3之裝置發明的揭露內容來瞭解圖6及圖7之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110、160‧‧‧DAC
111、161‧‧‧二進位DAC
112、162‧‧‧熱碼編碼DAC
113、163、164‧‧‧緩衝單元
114‧‧‧二進位碼至熱碼解碼器
120、170‧‧‧比較器
130、180‧‧‧連續逼近暫存器
135‧‧‧暫存器
140、190‧‧‧開關
10‧‧‧連續逼近暫存器類比數位轉換器
150‧‧‧寫入控制單元
181、182‧‧‧記憶單元
183‧‧‧時脈控制單元
184‧‧‧寫入控制單元
185‧‧‧數位碼暫存電路
500‧‧‧記憶單元
510‧‧‧解碼電路
520‧‧‧開關
530‧‧‧閂鎖器
S605～S650、S705～S750‧‧‧步驟
［圖1］為習知SAR ADC之功能方法圖； ［圖2］為習知使用熱碼編碼DAC之SAR ADC的電路圖； ［圖3］為本發明之SAR ADC之一實施例的功能方塊圖； ［圖4］為本發明之SAR ADC的操作時序圖； ［圖5］為本發明記憶單元之一實施例的功能方塊圖； ［圖6］為本發明一實施例之類比至數位訊號轉換方法的流程圖； ［圖7］為本發明另一實施例之類比至數位訊號轉換方法的流程圖； ［圖8］為本發明之方法的蒙地卡羅分析結果；以及 ［圖9］為習知方法的蒙地卡羅分析結果。
10‧‧‧連續逼近暫存器類比數位轉換器
150‧‧‧寫入控制單元
160‧‧‧DAC
161‧‧‧二進位DAC
162‧‧‧熱碼編碼DAC
163、164‧‧‧緩衝單元
170‧‧‧比較器
180‧‧‧連續逼近暫存器
181、182‧‧‧記憶單元
183‧‧‧時脈控制單元
184‧‧‧寫入控制單元
185‧‧‧數位碼暫存電路
190‧‧‧開關

Claims (9)

  1. 一種連續逼近暫存器類比數位轉換器，包含：一數位類比轉換器，包含N個電容值實質相同的電容，用來產生一類比訊號，N為大於2之整數；一連續逼近暫存器，包含N個記憶單元，該N個記憶單元分別耦接該N個電容，各記憶單元儲存一控制值，該N個電容之N個端電壓分別受該N個控制值控制；一寫入控制單元，耦接該N個記憶單元，用來產生一寫入致能訊號，依據該寫入致能訊號，該N個記憶單元中之M個及對應該M個記憶單元之M個電容被選取，M係小於N之正整數；以及一比較器，耦接該數位類比轉換器及該N個記憶單元，用來依據該類比訊號產生一比較值；其中，該被選取的M個記憶單元之該M個控制值係選擇性地對應該比較值變化，以選擇性地改變該被對應選取的M個電容的端電壓。
  2. 如申請專利範圍第1項所述之連續逼近暫存器類比數位轉換器，其中，該寫入控制單元係於該比較器產生該比較值之前輸出該寫入致能訊號至該N個記憶單元。
  3. 如申請專利範圍第1項所述之連續逼近暫存器類比數位轉換器，該連續逼近暫存器類比數位轉換器係依據一時脈訊號動作，以將一類比輸入訊號轉換為一數位訊號，其中，於該時脈訊號之一週期之一第一準位時，該數位類比轉換器接收該類比輸入訊號以產生該類比訊號，於該週期之一第二準位時，該比較器依據該類比訊號產生該比較值，該第二準位不同於該第一準位，該寫入控制單元係於該第一準位時決定該寫入致能訊號，並於該第二準位時輸出該寫入致能訊號。
  4. 如申請專利範圍第3項所述之連續逼近暫存器類比數位轉換器，其中該週期係為一第一週期，該寫入致能訊號係為一第一寫入致能訊號，該寫入控制單元更於該時脈訊號之一第二週期產生一第二寫入致能訊號，該第二週期係緊鄰該第一週期，並且依據該第二寫入致能訊號，該N個記憶單元中之K個以及對應該K個記憶單元之K個電容被選取，K等於M，該K個電容不完全等於該M個電容，且該被選取的K個記憶單元之該K個控制值係選擇性地對應該比較值變化，以選擇性地改變該被對應選取的K個電容的端電壓。
  5. 一種連續逼近暫存器類比數位轉換器，包含：一比較器，用來依據一類比訊號產生一比較值；一連續逼近暫存器，耦接該比較器，包含N個記憶單元，各記憶單元儲存一控制值，該N個控制值係與該比較值有關，N為大於2之整數；一熱碼編碼(thermometer-coded)數位類比轉換器，耦接該比較 器及該連續逼近暫存器，用來產生該類比訊號，包含N個電容，該N個電容分別耦接該N個記憶單元，該N個電容之N個端電壓分別受該N個控制值控制；以及一寫入控制單元，耦接該N個記憶單元，用來產生一寫入致能訊號，依據該寫入致能訊號，該N個記憶單元中之M個及對應該M個記憶單元之M個電容被選取，M係小於N之正整數；其中，該被選取的M個記憶單元之該M個控制值係選擇性地對應該比較值變化，以選擇性地改變該被對應選取的M個電容的端電壓。
  6. 如申請專利範圍第5項所述之連續逼近暫存器類比數位轉換器，其中，該寫入控制單元係於該比較器產生該比較值之前輸出該寫入致能訊號至該N個記憶單元，以使該M個記憶單元之該M個控制值對應該比較值改變。
  7. 如申請專利範圍第5項所述之連續逼近暫存器類比數位轉換器，其中該寫入致能訊號係為一第一寫入致能訊號，該寫入控制單元更產生一第二寫入致能訊號，且該比較值為一第一比較值，該比較器更產生一第二比較值，該第一及第二比較值係為該比較器之連續輸出，該寫入控制單元於該第一比較值產生前輸出該第一寫入致能訊號，並於該第一比較值產生後且該第二比較值產生前輸出該第二寫入致能訊號。
  8. 一種類比至數位訊號轉換方法，應用於一連續逼近暫存器類比數位轉換器，該連續逼近暫存器類比數位轉換器依據一時脈訊 號動作，並且包含一數位類比轉換器及一連續逼近暫存器，該數位類比轉換器包含N個電容值實質相同的電容，N為大於2之整數，該連續逼近暫存器包含N個記憶單元，該N個記憶單元分別耦接該N個電容，各記憶單元儲存一控制值，該N個電容之N個端電壓分別受該N個控制值控制，該方法包含：於該時脈訊號之一週期之一第一準位取樣一類比輸入訊號以產生一中間類比訊號；於該週期內決定一寫入致能訊號；依據該寫入致能訊號選取該N個記憶單元中之M個以及對應該M個記憶單元之M個電容，M係小於N之正整數；於該週期之一第二準位依據該中間類比訊號產生一比較值，該第二準位不同於該第一準位；以及於該週期之該第二準位依據該比較值改變該M個記憶單元之該M個控制值。
  9. 如申請專利範圍第8項所述之方法，其中該週期係為一第一週期，該寫入致能訊號係為一第一寫入致能訊號，該方法更包含：於該時脈訊號之一第二週期產生一第二寫入致能訊號，該第二週期係緊鄰該第一週期；以及依據該第二寫入致能訊號選取該N個記憶單元中之K個以及對應該K個記憶單元之K個電容，K係小於N之正整數；其中，K等於M，且該K個電容不完全等於該M個電容。
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