CN101777907A - 一种低功耗rs锁存器单元及低功耗主从型d触发器 - Google Patents
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Abstract
本发明公开了一种低功耗RS锁存器单元及低功耗主从型D触发器，特点是低功耗RS锁存器单元包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，低功耗主从型D触发器由输入反相器、时钟反相器和两个内部结构相同的级联的第一低功耗RS锁存器单元和第二低功耗RS锁存器单元构成，优点在于低功耗RS锁存器单元使用了P型逻辑技术、功控技术和双阈值技术三种漏功耗降低技术，具有较好漏功耗抑制性能；低功耗主从型D触发器电路结构简单且完全对称，与传统的单阈值传输门D触发器电路相比，在90nm工艺下可以节省80％的漏功耗和40％的总功耗，非常适合在深亚微米CMOS工艺下作为数字电路单元应用于低功耗集成电路设计中。
Description
技术领域
本发明涉及一种D触发器，尤其是涉及一种低功耗RS锁存器单元及低功耗主从型D触发器。
背景技术
随着集成电路制造工艺的快速发展，现有的集成电路的规模和复杂性日益增大，集成电路的功耗问题也越来越突出，功耗已成为集成电路设计中除速度和面积之外的另一个重要约束。集成电路的低功耗设计技术成为当前集成电路设计领域中一个重要的研究热点。CMOS数字集成电路的功耗主要由动态功耗、短路功耗和泄漏电流功耗构成。在0.13μm以上的CMOS工艺中，动态功耗占集成电路总功耗的绝大部分。随着CMOS工艺的进一步发展，工艺尺寸进入纳米数量级，泄漏电流功耗(漏功耗)在集成电路总功耗中的比重逐步增加，研究表明在90nm工艺下，漏功耗已占到整个电路总功耗的约1/3(见文献S.G.Narendra and A.Chandrakasan，“Leakage in nanometer CMOStechnologies”，Springer，2006.)。
在纳米级的CMOS集成电路工艺下，按机理MOS器件存在八种主要漏电流：热载流子发射栅电流、栅氧隧穿、窄沟效应、源漏穿通电流、栅致漏极漏电流、漏致势垒降低、弱反型、PN结反偏。而从电路设计角度看，主要存在三种漏电流：亚阈值漏电流、栅极漏电流、漏源-衬底反偏结电流，其中亚阈值漏电流和栅极漏电流功耗占泄漏功耗中的绝大部分(见文献F.Fallah，M.Pedram，“Standby and activeleakage current control and minimization in CMOS VLSI circuits”，IEICE trans.on Electronics，Vol.E88-C(4)，pp.509-519，2005.)。
触发器电路单元在数字集成电路中有广泛的应用。图1所示为D触发器电路单元示意图。图2所示为广泛应用于数字集成电路设计中的传统单阈值传输门D触发器(ST-TGFF)电路单元基本电路结构。这种电路的特点是电路结构比较简单，其缺点在于没有考虑漏功耗抑制问题，因此在深亚微米CMOS工艺下其漏功耗较大。
S.Mutoh提出了一种采用多阈值技术的D触发器电路，对关键路径采用高速低阈值晶体管，而在功控开关上则采用低漏电流的高阈值晶体管达到减小亚阈值漏功耗的目的(见文献S.Mutoh，S.Shigematsu，Y.Matsuya，H.Fukuda，J.S.Yamada，“A 1-VHigh-Speed MTCMOS circuit scheme for power down application circuits，IEEE JSSC，Vol.32(6)，June 1997.)。该技术虽然能有效减小漏功耗，但是功控开关的引入，增大了动态功耗，减慢了工作速度。当电路处于闲置状态时，功控开关关闭导致输出节点浮空，从而使输出数据存在失真的可能。
James T.Kao提出采用漏反馈技术的漏反馈触发器(LFB FF)(见文献James T.Kao，“Subthreshold leakage control techniques for low power digital circuits”，Doctor of Philosophy inElectrical Engineering and Computer Science at the Massachusetts Institute of Technology，May2001.)，如图3所示。该电路在MTCMOS技术的基础上，加入状态保持电路，解决了状态保持的问题。这种结构的触发器各路径的漏电流均被抑制，减小了闲置态时的漏电流，但是该结构的状态保持电路引入了额外的晶体管及动态功耗。
S.Heo等提出一种采用沟道偏置技术的触发器，该触发器由反相器和三态反相器组成。通过增大晶体管的长度来降低漏电流(见文献S.Heo，Y.Shin，“Minimizingleakage of sequential circuits through flip-flop skewing and technology mapping，”Journal ofSemiconductor Technology and Science，Vol.7(4)，pp.215-220，2007.)，如图4所示。该触发器虽然降低了漏电流功耗，但其上升下降延时却分别提高了34％和24％。
以上电路虽都有一定效果却也存在明显缺点。一、引入的额外电路在降低漏功耗的同时其本身也消耗能量；二、在降低漏功耗的同时影响了电路的性能。
发明内容
本发明所要解决的技术问题是提供一种在降低漏功耗的同时不影响电路的性能，且不增加其它能量消耗的低功耗RS锁存器单元及低功耗主从型D触发器。
本发明解决上述技术问题所采用的技术方案为：一种低功耗RS锁存器单元，包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，所述的输入驱动与同步电路由第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管组成，所述的下拉电路由第三NMOS管和第四NMOS管组成，所述的功控电路由第五NMOS管构成，所述的第一反相器由第一NMOS管和第一PMOS管组成，所述的第二反相器由第二NMOS管和第二PMOS管组成，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极及所述的第一PMOS管的衬底、所述的第二PMOS管的衬底、所述的第三PMOS管的衬底、所述的第四PMOS管的衬底、所述的第五PMOS管的衬底和所述的第六PMOS管的衬底分别与电源正端连接，所述的第三PMOS管的漏极和所述的第五PMOS管的源极相连，所述的第四PMOS管的漏极和所述的第六PMOS管的源极相连，所述的第三PMOS管的栅极与置位信号输入端连接，所述的第四PMOS管的栅极与复位信号输入端连接，所述的第五PMOS管的栅极和所述的第六PMOS管的栅极与同步时钟信号输入端连接，所述的第一PMOS管的漏极、所述的第五PMOS管的漏极、所述的第一NMOS管的漏极和所述的第三NMOS管的漏极及所述的第二NMOS管的栅极、所述的第四NMOS管的栅极和所述的第二PMOS管的栅极分别与第一输出节点相连，所述的第二PMOS管的漏极、所述的第六PMOS管的漏极、所述的第二NMOS管的漏极和所述的第四NMOS管的漏极及所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第三NMOS管的栅极分别与第二输出节点连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极及所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底分别接地，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第五NMOS管的漏极相互连接，所述的第五NMOS管的栅极接睡眠信号输入端。
一种使用上述的低功耗RS锁存器单元的低功耗主从型D触发器，由输入反相器、时钟反相器和两个内部结构相同的级联的第一低功耗RS锁存器单元和第二低功耗RS锁存器单元构成，所述的低功耗RS锁存器单元包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，所述的输入驱动与同步电路由第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管组成，所述的下拉电路由第三NMOS管和第四NMOS管组成，所述的功控电路由第五NMOS管构成，所述的第一反相器由第一NMOS管和第一PMOS管组成，所述的第二反相器由第二NMOS管和第二PMOS管组成，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极及所述的第一PMOS管的衬底、所述的第二PMOS管的衬底、所述的第三PMOS管的衬底、所述的第四PMOS管的衬底、所述的第五PMOS管的衬底和所述的第六PMOS管的衬底分别与电源正端连接，所述的第三PMOS管的漏极和所述的第五PMOS管的源极相连，所述的第四PMOS管的漏极和所述的第六PMOS管的源极相连，所述的第三PMOS管的栅极与置位信号输入端连接，所述的第四PMOS管的栅极与复位信号输入端连接，所述的第五PMOS管的栅极和所述的第六PMOS管的栅极与同步时钟信号输入端连接，所述的第一PMOS管的漏极、所述的第五PMOS管的漏极、所述的第一NMOS管的漏极和所述的第三NMOS管的漏极及所述的第二NMOS管的栅极、所述的第四NMOS管的栅极和所述的第二PMOS管的栅极分别与第一输出节点相连，所述的第二PMOS管的漏极、所述的第六PMOS管的漏极、所述的第二NMOS管的漏极和所述的第四NMOS管的漏极及所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第三NMOS管的栅极分别与第二输出节点连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极及所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底分别接地，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第五NMOS管的漏极相互连接，所述的第五NMOS管的栅极接睡眠信号输入端，所述的输入反相器的输入端和所述的第一低功耗RS锁存器单元的复位信号输入端与输入数据信号相连，所述的输入反相器的输出端与所述的第一低功耗RS锁存器单元的置位信号输入端连接，所述的时钟反相器的输入端和所述的第一低功耗RS锁存器单元的同步时钟信号输入端与输入时钟信号相连，所述的时钟反相器的输出端与所述的第二低功耗RS锁存器单元的同步时钟信号输入端相连，所述的第一低功耗RS锁存器单元的第一输出节点与所述的第二低功耗RS锁存器单元的复位信号输入端连接，所述的第一低功耗RS锁存器单元的第二输出节点与所述的第二低功耗RS锁存器单元的置位信号输入端连接。
上述方案中，所述的第一PMOS管和所述的第二PMOS管为高阈值PMOS管，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管为高阈值NMOS管。
与现有技术相比，本发明的优点在于提出一种采用多种漏功耗抑制技术的低功耗RS锁存器单元，低功耗RS锁存器单元使用了三种漏功耗降低技术：P型逻辑技术、功控技术和双阈值技术，具有较好漏功耗抑制性能；本发明的低功耗主从型D触发器由低功耗RS锁存器单元级联构成，电路结构简单且完全对称，也具有低功耗特性，与传统的单阈值传输门D触发器电路相比，在相同的测试条件下，在90nm工艺下可以节省80％的漏功耗和40％的总功耗，非常适合在深亚微米CMOS工艺下作为数字电路单元应用于低功耗集成电路设计中。
附图说明
图1为现有技术D触发器单元示意图，其中D为数据信号输入端，clk为时钟信号输入端，Q和Qb分别为互补信号输出端；
图2为传统的单阈值传输门D触发器(ST-TG FF)电路单元基本电路结构图；
图3为采用漏反馈技术的漏反馈触发器的电路结构图；
图4为采用沟道偏置技术的沟道偏置触发器电路结构图；
图5为本发明低功耗RS锁存器单元电路结构图和单元示意图；
图6为本发明低功耗主从型D触发器的电路结构框图；
图7为本发明低功耗主从型D触发器的完整电路原理图；
图8为对本发明低功耗主从型D触发器和其它几种D触发器的功耗进行测试比较时输入的激励波形。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图5所示，一种低功耗RS锁存器单元，包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，输入驱动与同步电路由第三PMOS管P3、第四PMOS管P4、第五PMOS管P5和第六PMOS管P6组成，下拉电路由第三NMOS管N3和第四NMOS管N4组成，功控电路由第五NMOS管N5构成，第一反相器由第一NMOS管N1和第一PMOS管P1组成，第二反相器由第二NMOS管N2和第二PMOS管P2组成，第一PMOS管P1和第二PMOS管P2为高阈值PMOS管，第三NMOS管N3、第四NMOS管N4和第五NMOS管N5为高阈值NMOS管，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极及第一PMOS管P1的衬底、第二PMOS管P2的衬底、第三PMOS管P3的衬底、第四PMOS管P4的衬底、第五PMOS管P5的衬底和第六PMOS管P6的衬底分别与电源正端VDD连接，第三PMOS管P3的漏极和第五PMOS管P5的源极相连，第四PMOS管P4的漏极和第六PMOS管P6的源极相连，第三PMOS管P3的栅极与置位信号输入端S连接，第四PMOS管P4的栅极与复位信号输入端R连接，第五PMOS管P5的栅极和第六PMOS管P6的栅极与同步时钟信号输入端clk连接，第一PMOS管P1的漏极、第五PMOS管P5的漏极、第一NMOS管N1的漏极和第三NMOS管N3的漏极及第二NMOS管N2的栅极、第四NMOS管N4的栅极和第二PMOS管P2的栅极分别与第一输出节点Q相连，第二PMOS管P2的漏极、第六PMOS管P6的漏极、第二NMOS管N2的漏极和第四NMOS管N4的漏极及第一PMOS管P1的栅极、第一NMOS管N1的栅极和第三NMOS管N3的栅极分别与第二输出节点Qb连接，第三NMOS管N3的源极、第四NMOS管N4的源极和第五NMOS管N5的源极及第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的衬底、第四NMOS管N4的衬底和第五NMOS管N5的衬底分别接地，第一NMOS管N1的源极、第二NMOS管N2的源极和第五NMOS管N5的漏极相互连接，第五NMOS管N5的栅极接睡眠信号输入端sleep。
低功耗RS锁存器单元中，第一NMOS管N1、第一PMOS管P1构成的第一反相器与第二NMOS管N2、第二PMOS管P2构成的第二反相器交叉耦合用来保存触发器的状态。第三PMOS管P3、第五PMOS管P5、第四PMOS管P4和第六PMOS管P6构成输入驱动和同步电路，根据睡眠信号，低功耗RS锁存器单元可以有两种工作状态：正常工作状态和休眠状态。
正常工作时，睡眠信号为高电平，第五NMOS管N5导通；当时钟信号clk为低电平时，由置位信号输入端S和复位信号输入端R的输入信号决定低功耗RS锁存器单元的状态。当S＝0，R＝1时低功耗RS锁存器单元置1；当S＝1，R＝0时低功耗RS锁存器单元置0；当S＝1，R＝1时低功耗RS锁存器单元保持原状态；当S＝0，R＝0时为非法输入状态。当时钟clk信号为高电平时，第五PMOS管P5和第六PMOS管P6关闭，低功耗RS锁存器单元保持原状态。
当睡眠信号为低电平时，第五NMOS管N5截止，低功耗RS锁存器单元进入休眠状态。此时第一NMOS管N1和第二NMOS管N2的源极浮地，为保持低功耗RS锁存器单元的状态，用高阈值的第三NMOS管N3和第四NMOS管N4实现下拉功能。
低功耗RS锁存器单元应用三种漏功耗抑制技术以降低触发器电路在不同工作状态的漏功耗。第一，应用P型逻辑技术实现触发器的逻辑功能。触发器由第三PMOS管P3、第五PMOS管P5、第四PMOS管P4和第六PMOS管P6四个PMOS管实现触发器的逻辑功能，由于PMOS管相对于NMOS管具有较低的栅漏电流，因此应用该技术可以降低触发器的栅漏电流；第二，应用双阈值技术降低触发器的亚阈值漏电流。触发器中使用的MOS管分为两类：高阈值MOS管和低阈值MOS管，高阈值MOS管相对于低阈值MOS管具有较低的亚阈值漏电流。因此，在触发器每一条对地支路上使用高阈值的MOS管包括：第一PMOS管P1、第二PMOS管P2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5，以切断触发器电路在各种工作状态时亚阈值漏电流的对地通路，从而减小触发器的亚阈值漏电流功耗；第三，应用功控技术实现触发器的两种工作状态，当没有数据需要处理时使触发器进入休眠状态，减少触发器的活动性，从而降低触发器功耗，第五NMOS管N5实现触发器的功控功能。当睡眠信号为高电平时，第五NMOS管N5导通，触发器处于正常工作状态；当睡眠信号为低电平时，第五NMOS管N5截止，触发器进入睡眠状态。同时第五NMOS管N5为高阈值NMOS管，以降低休眠态时第五NMOS管N5本身所带来的亚阈值漏电流功耗。此三种技术的应用降低了电路的漏功耗，同时也降低了电路的总功耗。
随着工艺尺寸的不断缩小，栅漏电流将比亚阈值漏电流增加得越来越快。因此本发明的低功耗RS锁存器单元可用于更加先进的工艺，是深亚微米工艺下集成电路设计结构中的最佳选择之一。
实施例二：如图6和图7所示一种低功耗主从型D触发器，由输入反相器XI1、时钟反相器XI2和两个级联的第一低功耗RS锁存器单元1和第二低功耗RS锁存器单元2构成，第一低功耗RS锁存器单元1和第二低功耗RS锁存器单元2内部结构相同，均使用如图5所示的实施例一中的低功耗RS锁存器单元，第一低功耗RS锁存器单元1包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，输入驱动与同步电路由第三PMOS管P31、第四PMOS管P41、第五PMOS管P51和第六PMOS管P61组成，下拉电路由第三NMOS管N31和第四NMOS管N41组成，功控电路由第五NMOS管N51构成，第一反相器由第一NMOS管N11和第一PMOS管P11组成，第二反相器由第二NMOS管N21和第二PMOS管P21组成，第一PMOS管P11和第二PMOS管P21为高阈值PMOS管，第三NMOS管N31、第四NMOS管N41和第五NMOS管N51为高阈值NMOS管，第一PMOS管P11的源极、第二PMOS管P21的源极、第三PMOS管P31的源极和第四PMOS管P41的源极及第一PMOS管P11的衬底、第二PMOS管P21的衬底、第三PMOS管P31的衬底、第四PMOS管P41的衬底、第五PMOS管P51的衬底和第六PMOS管P61的衬底分别与电源正端VDD1连接，第三PMOS管P31的漏极和第五PMOS管P51的源极相连，第四PMOS管P41的漏极和第六PMOS管P61的源极相连，第三PMOS管P31的栅极与置位信号输入端S1连接，第四PMOS管P41的栅极与复位信号输入端R1连接，第五PMOS管P51的栅极和第六PMOS管P61的栅极与同步时钟信号输入端clk1连接，第一PMOS管P11的漏极、第五PMOS管P51的漏极、第一NMOS管N11的漏极和第三NMOS管N31的漏极及第二NMOS管N21的栅极、第四NMOS管N41的栅极和第二PMOS管P21的栅极分别与第一输出节点Q1相连，第二PMOS管P21的漏极、第六PMOS管P61的漏极、第二NMOS管N21的漏极和第四NMOS管N41的漏极及第一PMOS管P11的栅极、第一NMOS管N11的栅极和第三NMOS管N31的栅极分别与第二输出节点Qb1连接，第三NMOS管N31的源极、第四NMOS管N41的源极和第五NMOS管N51的源极及第一NMOS管N11的衬底、第二NMOS管N21的衬底、第三NMOS管N31的衬底、第四NMOS管N41的衬底和第五NMOS管N51的衬底分别接地，第一NMOS管N11的源极、第二NMOS管N21的源极和第五NMOS管N51的漏极相互连接，第五NMOS管N51的栅极接睡眠信号输入端sleep1，第二低功耗RS锁存器单元2包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，输入驱动与同步电路由由第三PMOS管P32、第四PMOS管P42、第五PMOS管P52和第六PMOS管P62组成，下拉电路由第三NMOS管N32和第四NMOS管N42组成，功控电路由第五NMOS管N52构成，第一反相器由第一NMOS管N12和第一PMOS管P12组成，第二反相器由第二NMOS管N22和第二PMOS管P22组成，第一PMOS管P12和第二PMOS管P22为高阈值PMOS管，第三NMOS管N32、第四NMOS管N42和第五NMOS管N52为高阈值NMOS管，第一PMOS管P12的源极、第二PMOS管P22的源极、第三PMOS管P32的源极和第四PMOS管P42的源极及第一PMOS管P12的衬底、第二PMOS管P22的衬底、第三PMOS管P32的衬底、第四PMOS管P42的衬底、第五PMOS管P52的衬底和第六PMOS管P62的衬底分别与电源正端VDD2连接，第三PMOS管P32的漏极和第五PMOS管P52的源极相连，第四PMOS管P42的漏极和第六PMOS管P62的源极相连，第三PMOS管P32的栅极与置位信号输入端S2连接，第四PMOS管P42的栅极与复位信号输入端R2连接，第五PMOS管P52的栅极和第六PMOS管P62的栅极与同步时钟信号输入端clk2连接，第一PMOS管P12的漏极、第五PMOS管P52的漏极、第一NMOS管N12的漏极和第三NMOS管N32的漏极及第二NMOS管N22的栅极、第四NMOS管N42的栅极和第二PMOS管P22的栅极分别与第一输出节点Q2相连，第二PMOS管P22的漏极、第六PMOS管P62的漏极、第二NMOS管N22的漏极和第四NMOS管N42的漏极及第一PMOS管P12的栅极、第一NMOS管N12的栅极和第三NMOS管N32的栅极分别与第二输出节点Qb2连接，第三NMOS管N32的源极、第四NMOS管N42的源极和第五NMOS管N52的源极及第一NMOS管N12的衬底、第二NMOS管N22的衬底、第三NMOS管N32的衬底、第四NMOS管N42的衬底和第五NMOS管N52的衬底分别接地，第一NMOS管N12的源极、第二NMOS管N22的源极和第五NMOS管N52的漏极相互连接，第五NMOS管N52的栅极接睡眠信号输入端sleep2，输入反相器XI1的输入端和第一低功耗RS锁存器单元1的复位信号输入端R1与输入数据信号D1相连，输入反相器XI1的输出端与第一低功耗RS锁存器单元1的置位信号输入端S1连接，时钟反相器XI2的输入端和第一低功耗RS锁存器单元的同步时钟信号输入端clk1与输入时钟信号CK相连，时钟反相器XI2的输出端CKN与第二低功耗RS锁存器单元2的同步时钟信号输入端clk2相连，第一低功耗RS锁存器单元1的第一输出节点Q1与第二低功耗RS锁存器单元2的复位信号输入端R2连接，第一低功耗RS锁存器单元1的第二输出节点Qb1与第二低功耗RS锁存器单元2的置位信号输入端S2连接。
低功耗主从型D触发器的工作原理如下：
当输入时钟信号CK＝0时，第一低功耗RS锁存器单元1的第五PMOS管P51、第六PMOS管P61打开，第二低功耗RS锁存器单元2的第五PMOS管P52、第五PMOS管P52截至，故第一低功耗RS锁存器单元1根据输入数据信号D1的状态翻转而第二低功耗RS锁存器单元2保持原来状态不变。
当输入时钟信号CK由低电平翻转到高电平时，第一低功耗RS锁存器单元1的第五PMOS管P51、第六PMOS管P61截至，此后无论输入数据信号D1的状态如何改变，在CK＝1的全部时间里，第一低功耗RS锁存器单元1的状态不再改变。与此同时，第二低功耗RS锁存器单元2的第五PMOS管P52、第五PMOS管P52打开，第二低功耗RS锁存器单元2按照与第一低功耗RS锁存器单元1相同的状态翻转。在输入时钟信号CK一个变化周期中触发器的输出状态只可能改变一次。
例如CK＝1时触发器的初始状态为Q2＝0，当CK由1变为0以后，若D1＝1，第一低功耗RS锁存器单元1将被置1，即Q1＝1，Qb1＝0，而第二低功耗RS锁存器单元2保持0状态不变。当CK回到高电平以后，第二低功耗RS锁存器单元2的时钟信号变成低电平，它的输入S2＝0，R2＝1，因而被置称Q2＝1。
为了比较本发明所提出的低功耗主从型D触发器与传统的ST-TG FF触发器、LFB FF触发器、GLB FF触发器的性能特点，我们采用了BSIM4深亚微米CMOS工艺预测模型，在90nm和45nm工艺下，使用电路仿真工具对4种电路结构进行了仿真比较分析。
表1、表2分别所示在90nm和45nm工艺下，四种触发器电路功耗数据比较。为保证功耗测试的公平性，采用图8所示波形作为电路测试的激励信号。功耗数据单位为微瓦特(μW)。
表1 90nm工艺下触发器能耗的比较
| 触发器 | 动态功耗(uw) | 静态功耗(uw) | 总功耗(uw) |
| ST-TGFF | 1.25 | 0.2 | 1.45 |
| GLB FF | 1 | 0.1 | 1.1 |
| LFB FF | 1 | 0.075 | 1.075 |
| 本发明 | 0.875 | 0.05 | 0.88 |
表2 45nm工艺下触发器能耗的比较
| 触发器 | 动态功耗(uw) | 静态功耗(uw) | 总功耗(uw) |
| ST-TGFF | 0.75 | 0.15 | 0.9 |
| GLB FF | 0.45 | 0.07 | 0.53 |
| 触发器 | 动态功耗(uw) | 静态功耗(uw) | 总功耗(uw) |
| LFB FF | 0.48 | 0.078 | 0.558 |
| 本发明 | 0.4 | 0.045 | 0.445 |
表3、表4分别所示在90nm和45nm工艺下，四种触发器电路延时性能的比较。延时性能可以表述如下。建立时间：指输入信号应先于时钟信号到达的时间，用tsu表示。保持时间：为保证触发器可靠的翻转，输入信号需要保持一定时间，用thold表示。传输延迟时间：指从时钟信号的边沿开始到输出端新状态稳定地建立起来所需时间，用tc-p表示。则触发器的总延时可以表示为：T＝tsu+thold+tc-p。四种触发器采用相同的电路配置。延时的数据单位为纳秒(ns)。
表3 90nm工艺下触发器延时比较
| 触发器 | tsu(ns) | thold(ns) | tc-p(ns) | T(ns) |
| ST-TGFF | 0.028 | 0 | 0.028 | 0.056 |
| GLB FF | 0.04 | 0 | 0.034 | 0.074 |
| LFB FF | 0.04 | 0 | 0.029 | 0.069 |
| 本发明 | 0.05 | 0 | 0.04 | 0.09 |
表4 45nm工艺下触发器延时比较
| 触发器 | tsu(ns) | thold(ns) | tc-p(ns) | T(ns) |
| ST-TGFF | 0.03 | 0 | 0.03 | 0.06 |
| GLB FF | 0.055 | 0 | 0.058 | 0.113 |
| LFB FF | 0.05 | 0 | 0.054 | 0.104 |
| 本发明 | 0.06 | 0 | 0.07 | 0.13 |
从表中计算可知，与ST-TG FF触发器电路相比，本发明的低功耗主从型D触发器在90nm工艺下节省了近65％的漏功耗和39％的总功耗；在45nm工艺下节省了近70％的漏功耗和50.5％的总功耗。而LFB触发器在90nm工艺下节省了近62.5％的漏功耗和25.8％的总功耗，在45nm工艺下节省了近48％的漏功耗和38％的总功耗。GLB触发器在90nm工艺下节省了近50％的漏功耗和24％的总功耗，在45nm工艺下节省了近53％的漏功耗和36.8％的总功耗。本发明所提出的MLRT FF触发器相对于传统的ST-TG FF触发器及其他采用单一漏功耗抑制技术的触发器GLB FF和LFB FF，在功耗上具有较大优势。而在延时性能上，略有增加。
Claims (4)
1.一种低功耗RS锁存器单元，其特征在于包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，所述的输入驱动与同步电路由第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管组成，所述的下拉电路由第三NMOS管和第四NMOS管组成，所述的功控电路由第五NMOS管构成，所述的第一反相器由第一NMOS管和第一PMOS管组成，所述的第二反相器由第二NMOS管和第二PMOS管组成，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极及所述的第一PMOS管的衬底、所述的第二PMOS管的衬底、所述的第三PMOS管的衬底、所述的第四PMOS管的衬底、所述的第五PMOS管的衬底和所述的第六PMOS管的衬底分别与电源正端连接，所述的第三PMOS管的漏极和所述的第五PMOS管的源极相连，所述的第四PMOS管的漏极和所述的第六PMOS管的源极相连，所述的第三PMOS管的栅极与置位信号输入端连接，所述的第四PMOS管的栅极与复位信号输入端连接，所述的第五PMOS管的栅极和所述的第六PMOS管的栅极与同步时钟信号输入端连接，所述的第一PMOS管的漏极、所述的第五PMOS管的漏极、所述的第一NMOS管的漏极和所述的第三NMOS管的漏极及所述的第二NMOS管的栅极、所述的第四NMOS管的栅极和所述的第二PMOS管的栅极分别与第一输出节点相连，所述的第二PMOS管的漏极、所述的第六PMOS管的漏极、所述的第二NMOS管的漏极和所述的第四NMOS管的漏极及所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第三NMOS管的栅极分别与第二输出节点连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极及所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底分别接地，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第五NMOS管的漏极相互连接，所述的第五NMOS管的栅极接睡眠信号输入端。
2.如权利要求1所述的一种低功耗RS锁存器单元，其特征在于所述的第一PMOS管和所述的第二PMOS管为高阈值PMOS管，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管为高阈值NMOS管。
3.一种使用权利要求1所述的低功耗RS锁存器单元的低功耗主从型D触发器，由输入反相器、时钟反相器和两个内部结构相同的级联的第一低功耗RS锁存器单元和第二低功耗RS锁存器单元构成，其特征在于所述的低功耗RS锁存器单元包括输入驱动与同步电路、下拉电路、功控电路及相互交叉耦合的第一反相器和第二反相器，所述的输入驱动与同步电路由第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管组成，所述的下拉电路由第三NMOS管和第四NMOS管组成，所述的功控电路由第五NMOS管构成，所述的第一反相器由第一NMOS管和第一PMOS管组成，所述的第二反相器由第二NMOS管和第二PMOS管组成，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极及所述的第一PMOS管的衬底、所述的第二PMOS管的衬底、所述的第三PMOS管的衬底、所述的第四PMOS管的衬底、所述的第五PMOS管的衬底和所述的第六PMOS管的衬底分别与电源正端连接，所述的第三PMOS管的漏极和所述的第五PMOS管的源极相连，所述的第四PMOS管的漏极和所述的第六PMOS管的源极相连，所述的第三PMOS管的栅极与置位信号输入端连接，所述的第四PMOS管的栅极与复位信号输入端连接，所述的第五PMOS管的栅极和所述的第六PMOS管的栅极与同步时钟信号输入端连接，所述的第一PMOS管的漏极、所述的第五PMOS管的漏极、所述的第一NMOS管的漏极和所述的第三NMOS管的漏极及所述的第二NMOS管的栅极、所述的第四NMOS管的栅极和所述的第二PMOS管的栅极分别与第一输出节点相连，所述的第二PMOS管的漏极、所述的第六PMOS管的漏极、所述的第二NMOS管的漏极和所述的第四NMOS管的漏极及所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第三NMOS管的栅极分别与第二输出节点连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极及所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底分别接地，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第五NMOS管的漏极相互连接，所述的第五NMOS管的栅极接睡眠信号输入端，所述的输入反相器的输入端和所述的第一低功耗RS锁存器单元的复位信号输入端与输入数据信号相连，所述的输入反相器的输出端与所述的第一低功耗RS锁存器单元的置位信号输入端连接，所述的时钟反相器的输入端和所述的第一低功耗RS锁存器单元的同步时钟信号输入端与输入时钟信号相连，所述的时钟反相器的输出端与所述的第二低功耗RS锁存器单元的同步时钟信号输入端相连，所述的第一低功耗RS锁存器单元的第一输出节点与所述的第二低功耗RS锁存器单元的复位信号输入端连接，所述的第一低功耗RS锁存器单元的第二输出节点与所述的第二低功耗RS锁存器单元的置位信号输入端连接。
4.如权利要求3所述的一种低功耗主从型D触发器，其特征在于所述的第一PMOS管和所述的第二PMOS管为高阈值PMOS管，所述的第三NMOS管、所述的第四NMOS管和所述的第五NMOS管为高阈值NMOS管。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20100714 |