CN104318181B - 基于阈值偏差延迟的物理不可克隆函数电路 - Google Patents

基于阈值偏差延迟的物理不可克隆函数电路 Download PDF

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Abstract

本发明公开了一种基于阈值偏差延迟的物理不可克隆函数电路，包括数据输入模块、控制器、判决器和PUF单元电路，数据输入模块的输入端接入外部数据，数据输入模块的输出端与控制器的输入端连接，PUF单元电路包括i位阈值偏差延迟电路，阈值偏差延迟电路由两个延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元优点是通过控制信号配置阈值偏差延迟电路，使PUF电路中存在多个可提取的工艺偏差，PUF电路的输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化。

Description

基于阈值偏差延迟的物理不可克隆函数电路
技术领域
本发明涉及一种PUF电路，尤其是涉及一种基于阈值偏差延迟的物理不可克隆函数电路。
背景技术
随着集成电路技术和信息安全技术的发展，人们对信息安全的要求越来越高，高性能安全芯片的开发已经成为信息化社会的迫切需求。物理不可克隆函数(PhysicalUnclonable Functions，PUF)电路是芯片领域的“DNA特征识别技术”，具有唯一性、随机性和不可克隆性，通过提取芯片制造过程中无法避免引入的工艺偏差，产生无限多个、特有的密钥。PUF电路的上述特性，使其可以用于防御攻击。在多层次安全机制中，PUF电路用于公共密钥加密系统的密钥生成、智能卡密钥识别系统、射频识别(Radio FrequencyIDentification，RFID)系统和数字知识产权保护等。同时，PUF电路能有效完成身份认证、密钥产生，实现PUF电路在不同环境下的正常工作。PUF电路也是信息安全领域硬件识别技术的重要补充，确保安全芯片的健康使用。鉴于PUF电路在信息安全方面的特性，已经引起越来越多研究人员的关注，并取得相关研究成果。Pappu等依据光学操作原理提出物理单向函数(Physical One-Way Functions，POWFs)的概念，并将其用于武器控制条约的战略武器识别中；Su等在0.13μm工艺下实现有效长度为128位、能量效率为1.6pJ/bit、稳定性达到96％的SRAM-PUF电路；Wang等提出一种可重构的多端口PUFs电路(RM-PUFs)，可以在一个时钟周期内产生多个不同的密钥；Addabbo等利用细胞神经网络的非线性特性来设计物理不可克隆函数；Zhang等提出一种基于相变存储器基于密钥生成器(PCKGen)，在需要时实现更高的安全性得到刷新加密密钥的动态可重构PUF；Mathew等在22纳米CMOS工艺下设计0.19pJ/b PVT-变异容错混合物理不可克隆功能，100％稳定安全的密钥。
由于PUF电路提取的芯片制造过程中不可避免产生的工艺偏差是唯一的，从而导致PUF电路的输出密钥是恒定的，无法进行重构，当产品(例如芯片)需要更换密码时， 只能将整个PUF硬件电路更换掉，成本很高。
发明内容
本发明所要解决的技术问题是提供一种基于阈值偏差延迟的物理不可克隆函数单元电路，该PUF电路通过控制信号配置阈值偏差延迟电路，使PUF电路中存在多个可提取的工艺偏差，PUF电路的输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化。
本发明解决上述技术问题所采用的技术方案为：一种基于阈值偏差延迟的物理不可克隆函数电路，包括数据输入模块、控制器、判决器和PUF单元电路，所述的数据输入模块的输入端接入外部数据，所述的数据输入模块的输出端与所述的控制器的输入端连接，所述的PUF单元电路包括i位阈值偏差延迟电路，所述的阈值偏差延迟电路由两个延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；
所述的延迟单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和反相器，所述的第一PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的延迟单元的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的延迟单元的控制端，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的源极和所述的第三PMOS管的漏极连接且其连接端为所述的延迟单元的输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的反相器的输出端连接，所述的第三PMOS管的源极和所述的第四PMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接；
所述的第一延迟单元的控制端和所述的第二延迟单元的控制端连接且其连接端为所述的阈值偏差延迟电路的控制端，所述的第一延迟单元的输入端为所述的阈值偏差延迟电路的第一输入端，所述的第一延迟单元的输出端为所述的阈值偏差延迟电路的第一输出端，所述的第二延迟单元的输入端为所述的阈值偏差延迟电路的第二输入端，所述 的第二延迟单元的输出端为所述的阈值偏差延迟电路的第二输出端，第1位阈值偏差延迟电路的第一输入端和第二输入端连接且其连接端为所述的PUF单元电路的输入端，第j位阈值偏差延迟电路的第一输出端与第j+1位阈值偏差延迟电路的第一输入端连接，第j位阈值偏差延迟电路的第二输出端与第j+1位阈值偏差延迟电路的第二输入端连接，第i位阈值偏差延迟电路的第一输出端和第二输出端与所述的判决器的输入端连接，所述的判决器的输出端为所述的PUF单元电路的输出端，用于输出密钥，所述的控制器根据所述的数据输入模块接入的外部数据生成i位控制信号输出，所述的i位控制信号一一对应输入i位阈值偏差延迟电路的控制端，所述的控制器控制i位阈值偏差延迟电路的工作状态，使所述的PUF单元电路的i位阈值偏差延迟电路工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入所述的数据输入模块中的外部数据时，所述的控制器生成的i位控制信号随之变化，由此所述的控制器输出的i位控制信号由所述的数据输入模块输入的信号确定，当所述的数据输入模块输入的外部数据改变时，所述的控制器输出的i位控制信号发生变化，所述的i位阈值偏差延迟电路的工作状态改变，所述的PUF单元电路中产生的工艺偏差改变，所述的PUF单元电路输出的密钥得到重构；其中，i≥2，j＝1，…，i-1。
所述的判决器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第五PMOS管的栅极、所述的第六NMOS管的栅极、所述的第六PMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的判决器的输出端，所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第五NMOS管的栅极和所述的第八NMOS管的栅极为所述的判决器的两个输入端，用于接入所述的PUF单元电路的两个输出信号。
与现有技术相比，本发明的优点在于PUF单元电路包括i位阈值偏差延迟电路，阈值偏差延迟电路由两个延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元；控制器根据数据输入模块接入的外部数据生成i位控制信号输出，i位控制信号一一对应输入i位阈值偏差延迟电路的控制端，控制器控制i位阈值偏差延迟电路的工作状态，使PUF单元电路的i位阈值偏差延迟电路工作在NMOS管延迟模式、PMOS管 延迟模式或者反相器延迟模式，改变输入数据输入模块中的外部数据时，控制器生成的i位控制信号随之变化，由此控制器输出的i位控制信号由所述的数据输入模块输入的信号确定，当数据输入模块输入的外部数据改变时，控制器输出的i位控制信号发生变化，i位阈值偏差延迟电路的工作状态改变，PUF单元电路中产生的工艺偏差改变，由此本发明通过控制信号配置阈值偏差延迟电路，使PUF单元电路中存在多个可提取的工艺偏差，PUF单元电路的输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化。
当判决器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管时，第五NMOS管和第八NMOS管接入i位阈值偏差延迟电路的两路输出信号，第六PMOS管、第五PMOS管、第六NMOS管和第七NMOS管组成交叉耦合的一对反相器，两路输出信号经交叉耦合的一对反相器快速输出，不存在时间上的延时，在不影响PUF电路随机性的基础上，提高了电路的运行速度，实现密钥的快速输出。
附图说明
图1为本发明的物理不可克隆函数电路的原理框图；
图2为本发明的物理不可克隆函数电路中阈值偏差延迟电路的原理框图；
图3为本发明的物理不可克隆函数电路中延迟单元的电路图；
图4为本发明的物理不可克隆函数电路的判决器的电路图；
图5为本发明的物理不可克隆函数电路的高电平输出仿真图；
图6为本发明的物理不可克隆函数电路的低电平输出仿真图；
图7为延迟单元工作在最优环境(电压：1.2+10％V，温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑1的仿真图；
图8为延迟单元工作在最优环境(电压：1.2+10％V，温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑0的仿真图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1和图2所示，一种基于阈值偏差延迟的物理不可克隆函数电路，包括数据输入模块1、控制器2、判决器3和PUF单元电路4，数据输入模块1的输入端接入外部数据，数据输入模块1的输出端与控制器2的输入端连接，PUF单元电路4包括i位阈值偏差延迟电路5，阈值偏差延迟电路5由两个延迟单元组成，两个延迟单元分别为第一延迟单元6和第二延迟单元7；
如图3所示，延迟单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和反相器，第一PMOS管P1的源极和第四PMOS管P4的源极均接入电源，第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的漏极、第二NMOS管N2的漏极、第四PMOS管P4的漏极和第四NMOS管N4的漏极连接且其连接端为延迟单元的输出端，第二NMOS管N2的源极和第一NMOS管N1的漏极连接，第一NMOS管N1的源极和第四NMOS管N4的源极均接地，第一PMOS管P1的栅极、第一NMOS管N1的栅极和反相器的输入端连接且其连接端为延迟单元的控制端，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第三NMOS管N3的源极和第三PMOS管P3的漏极连接且其连接端为延迟单元的输入端，第三PMOS管P3的栅极、第三NMOS管N3的栅极和反相器的输出端连接，第三PMOS管P3的源极和第四PMOS管P4的栅极连接，第三NMOS管N3的漏极和第四NMOS管N4的栅极连接；
第一延迟单元6的控制端和第二延迟单元7的控制端连接且其连接端为阈值偏差延迟电路5的控制端，第一延迟单元6的输入端为阈值偏差延迟电路5的第一输入端，第一延迟单元6的输出端为阈值偏差延迟电路5的第一输出端，第二延迟单元7的输入端为阈值偏差延迟电路5的第二输入端，第二延迟单元7的输出端为阈值偏差延迟电路5的第二输出端，第1位阈值偏差延迟电路5的第一输入端和第二输入端连接且其连接端为PUF单元电路的输入端，第j位阈值偏差延迟电路5的第一输出端与第j+1位阈值偏差延迟电路5的第一输入端连接，第j位阈值偏差延迟电路5的第二输出端与第j+1位阈值偏差延迟电路5的第二输入端连接，第i位阈值偏差延迟电路5的第一输出端和第二输出端与判决器3的输入端连接，判决器3的输出端为PUF单元电路的输出端，用 于输出密钥，控制器2根据数据输入模块1接入的外部数据生成i位控制信号C0、C1、C2、…、Ci-2、Ci-1输出，i位控制信号C0、C1、C2、…、Ci-2、Ci-1一一对应输入i位阈值偏差延迟电路5的控制端，控制器2控制i位阈值偏差延迟电路5的工作状态，使PUF单元电路4的i位阈值偏差延迟电路5工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入数据输入模块1中的外部数据时，控制器2生成的i位控制信号随之变化，由此控制器2输出的i位控制信号C0、C1、C2、…、Ci-2、Ci-1由数据输入模块1输入的信号确定，当数据输入模块1输入的外部数据改变时，控制器2输出的i位控制信号发生变化，i位阈值偏差延迟电路5的工作状态改变，PUF单元电路4中产生的工艺偏差改变，PUF单元电路输出的密钥得到重构；其中，i≥2，j＝1，…，i-1。
本实施例中，判决器3的功能采用本技术领域常规的D触发器实现。数据输入模块1和控制器采用本技术领域的成熟产品。
对本实施例的PUF单元电路进行仿真，其高电平输出仿真图如图5所示，低电平输出仿真图如图6所示，分析图5和图6可知，本实施例的PUF单元电路具有正确的逻辑关系。
本实施例的基于阈值偏差延迟的物理不可克隆函数电路的工作原理如下所示：
阈值偏差延迟电路5由两个延迟单元(第一延迟单元6和第二延迟单元7)，第一延迟单元6和第二延迟单元7在不用的控制信号作用下，其延迟模式有三种：PMOS管延迟模式、NMOS管延迟模式和反相器延迟模式。
当延迟单元的控制信号Ci＝0时，第三PMOS管P3断开，第三NMOS管N3导通，延迟单元处于NMOS管延迟模式；当控制信号Ci＝1时，第三PMOS管P3导通，第三NMOS管N3断开，延迟单元处于PMOS管延迟模式；当第三PMOS管P3和第三NMOS管N3都断开，延迟单元处于传统的反相器延迟模式，其具体工作模式如表1所示。
表1 延迟单元的工作模式
PUF单元电路4包括i位阈值偏差延迟电路5，i位阈值偏差延迟电路5构成并行的两路延迟电路，改变阈值偏差延迟电路5中两个延迟单元的输入信号和控制信号，阈值偏差延迟电路5可在上述三种延迟模式下进行切换，由此通过改变阈值偏差延迟电路5中两个延迟单元的输入信号和控制信号，PUF单元电路4中并行的两路延迟电路的延迟模式随之发生变化，PUF单元电路4输出的工艺偏差发生变化，PUF单元电路4中存在多个可提取的工艺偏差。
综上所述，本实施例的PUF单元电路，可通过改变外部数据来配置PUF单元电路的控制信号，使PUF单元电路中存在多个可提取的工艺偏差，由此PUF单元电路的输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化。
实施例二：本实施例与实施例一基本相同，区别仅在于本实施例中，判决器3包括第五PMOS管P5、第六PMOS管P6、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8，第五PMOS管P5的源极和第六PMOS管P6的源极均接入电源，第五PMOS管P5的漏极、第五NMOS管N5的漏极、第六NMOS管N6的漏极、第六PMOS管P6的栅极和第七NMOS管N7的栅极连接，第五PMOS管P5的栅极、第六NMOS管N6的栅极、第六PMOS管P6的漏极、第七NMOS管N7的漏极和第八NMOS管N8的漏极连接且其连接端为判决器3的输出端，第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极和第八NMOS管N8的源极均接地，第五NMOS管N5的栅极和第八NMOS管N8的栅极为判决器3的两个输入端，用于接入PUF单元电路4的两个输出信号。判决器3的具体电路图如图4所示。
本实施例中，第五NMOS管N5和第八NMOS管N8接入i位阈值偏差延迟电路的两路输出信号，第六PMOS管P6、第五PMOS管P5、第六NMOS管N6和第七NMOS管N7组成交叉耦合的一对反相器，两路输出信号经交叉耦合的一对反相器快速输出，不存在时间上的延时，而在实施例中，判决器采用D触发器，触发器存在设置时间的问题，存在一定的延时，会对PUF电路的随机性造成影响，由此本实施例相对于实施例一，在不影响PUF电路随机性的基础上，提高了电路的运行速度，实现密钥的快速输出。
本发明的PUF单元电路中延迟单元在上升和下降时的Monte Carlo仿真情况如图7和图8所示，其中图7表示延迟单元工作在最优环境(电压：1.2+10％V，温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑1的仿真图，图8表示延迟单元工作在最优环境(电压：1.2+10％V， 温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑0的仿真图。分析图7和图8可知，延迟单元的输出信号中趋向于逻辑1和趋向于逻辑0的数目几乎相等，由此证明本发明的PUF单元电路的输出响应具有良好的随机性。

Claims (2)

1.一种基于阈值偏差延迟的物理不可克隆函数电路，包括数据输入模块、控制器、判决器和PUF单元电路，所述的数据输入模块的输入端接入外部数据，所述的数据输入模块的输出端与所述的控制器的输入端连接，其特征在于所述的PUF单元电路包括i位阈值偏差延迟电路，所述的阈值偏差延迟电路由两个延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；
所述的延迟单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和反相器，所述的第一PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的延迟单元的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的延迟单元的控制端，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的源极和所述的第三PMOS管的漏极连接且其连接端为所述的延迟单元的输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的反相器的输出端连接，所述的第三PMOS管的源极和所述的第四PMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接；
所述的第一延迟单元的控制端和所述的第二延迟单元的控制端连接且其连接端为所述的阈值偏差延迟电路的控制端，所述的第一延迟单元的输入端为所述的阈值偏差延迟电路的第一输入端，所述的第一延迟单元的输出端为所述的阈值偏差延迟电路的第一输出端，所述的第二延迟单元的输入端为所述的阈值偏差延迟电路的第二输入端，所述的第二延迟单元的输出端为所述的阈值偏差延迟电路的第二输出端，第1位阈值偏差延迟电路的第一输入端和第二输入端连接且其连接端为所述的PUF单元电路的输入端，第j位阈值偏差延迟电路的第一输出端与第j+1位阈值偏差延迟电路的第一输入端连接，第j位阈值偏差延迟电路的第二输出端与第j+1位阈值偏差延迟电路的第二输入端连接，第i位阈值偏差延迟电路的第一输出端和第二输出端与所述的判决器的输入端连接，所述的判决器的输出端为所述的PUF单元电路的输出端，用于输出密钥，所述的控制器根据所述的数据输入模块接入的外部数据生成i位控制信号输出，所述的i位控制信号一一对应输入i位阈值偏差延迟电路的控制端，所述的控制器控制i位阈值偏差延迟电路的工作状态，使所述的PUF单元电路的i位阈值偏差延迟电路工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入所述的数据输入模块中的外部数据时，所述的控制器生成的i位控制信号随之变化，由此所述的控制器输出的i位控制信号由所述的数据输入模块输入的信号确定，当所述的数据输入模块输入的外部数据改变时，所述的控制器输出的i位控制信号发生变化，所述的i位阈值偏差延迟电路的工作状态改变，所述的PUF单元电路中产生的工艺偏差改变，所述的PUF单元电路输出的密钥得到重构；其中，i≥2，j＝1，…，i-1。
2.根据权利要求1所述的一种基于阈值偏差延迟的物理不可克隆函数电路，其特征在于所述的判决器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第五PMOS管的栅极、所述的第六NMOS管的栅极、所述的第六PMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的判决器的输出端，所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第五NMOS管的栅极和所述的第八NMOS管的栅极为所述的判决器的两个输入端，用于接入所述的PUF单元电路的两个输出信号。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105119595B (zh) * 2015-08-14 2017-11-03 宁波大学 基于预充电型puf电路的blake算法
CN105227176B (zh) * 2015-10-08 2018-03-23 宁波大学 一种混合型puf电路
CN105956494B (zh) * 2016-04-18 2018-07-13 宁波大学 一种采用阻抗失配效应的物理不可克隆函数电路
CN106548094B (zh) * 2016-10-13 2019-01-29 宁波大学 一种利用单稳态定时偏差的物理不可克隆函数电路
CN106571924B (zh) * 2016-10-21 2019-07-05 北京智芯微电子科技有限公司 一种物理不可克隆函数电路
CN106888093B (zh) * 2017-01-05 2023-03-21 宁波大学 一种nmos零温度系数点的多端口puf电路
CN107239715B (zh) * 2017-04-29 2020-06-26 苏州芯动科技有限公司 生成稳定puf响应的方法及电路
US10521616B2 (en) * 2017-11-08 2019-12-31 Analog Devices, Inc. Remote re-enrollment of physical unclonable functions
CN109325371B (zh) * 2018-08-09 2021-06-15 宁波大学 基于cnfet的延迟型三值puf电路
CN111125789B (zh) * 2019-12-03 2023-03-14 宁波大学 一种具有多个硬件ip核的芯片密钥管理方法
CN113095035B (zh) * 2021-03-16 2022-04-12 宁波大学 一种亚阈值动态延迟型puf电路
CN113268745B (zh) * 2021-04-12 2022-06-21 温州大学 基于Camellia加密算法的软PUF

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101478404A (zh) * 2009-01-08 2009-07-08 上海交通大学 芯片指纹的提取装置及方法
CN101777907A (zh) * 2009-12-31 2010-07-14 宁波大学 一种低功耗rs锁存器单元及低功耗主从型d触发器
CN103198268A (zh) * 2013-03-18 2013-07-10 宁波大学 一种可重构多端口物理不可克隆函数电路
CN103810446A (zh) * 2012-11-15 2014-05-21 中国科学院研究生院 基于片上全局互连随机延时网络的物理不可克隆函数电路
CN103902929A (zh) * 2014-03-10 2014-07-02 杭州晟元芯片技术有限公司 基于双延时链的物理不可克隆函数电路结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101478404A (zh) * 2009-01-08 2009-07-08 上海交通大学 芯片指纹的提取装置及方法
CN101777907A (zh) * 2009-12-31 2010-07-14 宁波大学 一种低功耗rs锁存器单元及低功耗主从型d触发器
CN103810446A (zh) * 2012-11-15 2014-05-21 中国科学院研究生院 基于片上全局互连随机延时网络的物理不可克隆函数电路
CN103198268A (zh) * 2013-03-18 2013-07-10 宁波大学 一种可重构多端口物理不可克隆函数电路
CN103902929A (zh) * 2014-03-10 2014-07-02 杭州晟元芯片技术有限公司 基于双延时链的物理不可克隆函数电路结构

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