CN106548094B - 一种利用单稳态定时偏差的物理不可克隆函数电路 - Google Patents

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Abstract

本发明公开了一种利用单稳态定时偏差的物理不可克隆函数电路，包括2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器，n为大于等于1的整数，第2j+1位单稳态定时电路的输出端和第j+1位二输入选择电路的第一输入端连接，第2(j+1)位单稳态定时电路的输出端和第j+1位二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位二输入选择电路的输出端和第1位仲裁器的第一输入端连接；第k位二输入选择电路的输出端分别与第k‑1位仲裁器的第二输入端和第k位仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位二输入选择电路的输出端和第n位仲裁器的第二输入端连接；优点是在具有较高的可靠性和唯一性的基础上，具有高识别性。

Description

一种利用单稳态定时偏差的物理不可克隆函数电路
技术领域
本发明涉及一种物理不可克隆函数电路，尤其是涉及一种利用单稳态定时偏差的物理不可克隆函数电路。
背景技术
随着电子设备的普及，人们越来越依赖于信息安全芯片执行安全敏感的任务。例如，电子标签通常被用作身份认证，控制智能卡的金融交易等。而安全芯片能够执行这些操作的关键是如何在一个高度安全的通道实现设备的身份认证，保护私密信息。目前，通常方法是把密钥存储在非易失性存储器中或使用密码学技术来保护私密信息。然而，传统方法受到了一些挑战。首先，由于密钥是以数字的形式存储在非易失性存储器中，容易受到侵入式攻击(Invasive Attacks,IA)。其次，对于更高层次的信息安全，芯片需使用复杂的防篡改保护电路。物理不可克隆函数(Physical Unclonable Functions,PUF)电路通过提取芯片复杂的物理特性产生无限多个特定的密钥，可用于设备的身份认证和密钥生成。其中，芯片的物理特性是指其在制造过程中存在不可控的随机工艺偏差，致使同一结构电路的参数，如信号传播延迟、大小等出现偏差。PUF电路利用芯片的这种内在物理特性，通过特定的方式处理偏差信号，最终产生响应信号。因此，这些响应信号具有唯一性和可靠性。唯一性是指PUF电路的响应信号含有芯片的唯一身份信息；可靠性是指PUF电路在电压、温度等环境变化的情况下也能得到相同稳定的响应信号。以上特性使得PUF电路可以有效地防御差分功耗分析(Differential Power Analysis,DPA)、碰撞攻击(Collision Attack,CA)等多种攻击模式.
身份认证是指在信息安全系统中确认访问者身份的过程，防止攻击者假冒合法用户获得资源的访问权限，保证系统安全，而访问者是否能被准确唯一识别决定着此系统安全与否。PUF电路用唯一性表征电路的物理识别性能好坏，从而决定其在身份认证应用中的安全性。由于单稳态电路定时长短仅仅取决于电路本身的参数，具有很好的自我标识物理特性。
鉴此，设计一种在具有较高的可靠性和唯一性的基础上，具有高识别性的利用单稳态定时偏差的物理不可克隆函数电路，应用于身份认证和硬件知识产权保护等信息安全领域具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种在具有较高的可靠性和唯一性的基础上，具有高识别性的利用单稳态定时偏差的物理不可克隆函数电路。
本发明解决上述技术问题所采用的技术方案为：一种利用单稳态定时偏差的物理不可克隆函数电路，包括2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器，n为大于等于1的整数，所述的二输入选择电路具有第一输入端、第二输入端、控制端和输出端，所述的二输入选择电路的控制端用于接入外部激励信号，所述的仲裁器具有第一输入端、第二输入端和输出端；第2j+1位所述的单稳态定时电路的输出端和第j+1位所述的二输入选择电路的第一输入端连接，第2(j+1)位所述的单稳态定时电路的输出端和第j+1位所述的二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位所述的二输入选择电路的输出端和第1位所述的仲裁器的第一输入端连接；第k位所述的二输入选择电路的输出端分别与第k-1位所述的仲裁器的第二输入端和第k位所述的仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位所述的二输入选择电路的输出端和第n位所述的仲裁器的第二输入端连接；2(n+1)个所述的单稳态定时电路的输入端连接且其连接端为所述的利用单稳态定时偏差的物理不可克隆函数电路的输入端，n个所述的仲裁器的输出端为所述的利用单稳态定时偏差的物理不可克隆函数电路的n位输出端。
所述的单稳态定时电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和电容；所述的第一PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接且其连接端接入电源；所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的单稳态定时电路的输入端；所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极和所述的电容的一端连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四NMOS管的漏极和所述的第五PMOS管的漏极连接且其连接端为所述的单稳态定时电路的输出端，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的第四PMOS管的栅极连接，所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第四NMOS管的栅极和所述的电容的另一端连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地。
所述的二输入选择电路包括第一反相器、第二反相器、第三反相器、第四反相器、第五NMOS管、第六NMOS管、第六PMOS管和第七PMOS管；所述的第一反相器的输入端为所述的二输入选择电路的第一输入端，所述的第一反相器的输出端、所述的第五NMOS管的漏极和所述的第六PMOS管的漏极连接，所述的第五NMOS管的栅极、所述的第七PMOS管的栅极和所述的第四反相器的输出端连接，所述的第六PMOS管的栅极、所述的第六NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的二输入选择电路的控制端，所述的第二反相器的输入端为所述的二输入选择电路的第二输入端，所述的第二反相器的输出端、所述的第六NMOS管的漏极和所述的第七PMOS管的漏极连接，所述的第五NMOS管的源极、所述的第六PMOS管的源极、所述的第六NMOS管的源极、所述的第七PMOS管的源极和所述的第三反相器的输入端连接，所述的第三反相器的输出端为所述的二输入选择电路的输出端。
所述的仲裁器包括第一二输入或非门和第二二输入或非门，所述的第一二输入或非门具有第一输入端、第二输入端和输出端，所述的第二二输入或非门具有第一输入端、第二输入端和输出端；所述的第一二输入或非门的第一输入端为所述的仲裁器的第一输入端，所述的第一二输入或非门的第二输入端和所述的第二二输入或非门的输出端连接且其连接端为所述的仲裁器的输出端，所述的第一二输入或非门的输出端和所述的第二二输入或非门的第一输入端连接，所述的第二二输入或非门的第二输入端为所述的仲裁器的第二输入端。
与现有技术相比，本发明的优点在于通过2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器来构造利用单稳态定时偏差的物理不可克隆函数电路，n为大于等于1的整数，二输入选择电路具有第一输入端、第二输入端、控制端和输出端，二输入选择电路的控制端用于接入外部激励信号，仲裁器具有第一输入端、第二输入端和输出端；第2j+1位单稳态定时电路的输出端和第j+1位二输入选择电路的第一输入端连接，第2(j+1)位单稳态定时电路的输出端和第j+1位二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位二输入选择电路的输出端和第1位仲裁器的第一输入端连接；第k位二输入选择电路的输出端分别与第k-1位仲裁器的第二输入端和第k位仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位二输入选择电路的输出端和第n位仲裁器的第二输入端连接；2(n+1)个单稳态定时电路的输入端连接且其连接端为利用单稳态定时偏差的物理不可克隆函数电路的输入端，n个仲裁器的输出端为利用单稳态定时偏差的物理不可克隆函数电路的n位输出端；本发明的利用单稳态定时偏差的物理不可克隆函数电路通过2(n+1)个单稳态定时电路构成偏差信号产生电路，偏差信号电路具有较强的识别性，单稳态定时电路的定时长短存在的随机偏差，通过其定时信号生成偏差信号，再通过n+1个二输入选择电路构成信号选择电路，最初被选中的定时信号经过信号选择电路后会再次出现偏差，进一步扰乱PUF电路响应与电路结构间的数据相关性，提高输出信号的不可预测性，由此保证具有较高的可靠性、唯一性和识别性，采用TSMC 65nmCMOS工艺，对本发明的利用单稳态定时偏差的物理不可克隆函数电路进行不同环境下的Monte Carlo仿真，实验结果显示本发明的利用单稳态定时偏差的物理不可克隆函数电路识别性可达99.82％，且误码率为2.7％。
附图说明
图1为本发明的利用单稳态定时偏差的物理不可克隆函数电路的结构框图；
图2为本发明的利用单稳态定时偏差的物理不可克隆函数电路的单稳态定时电路的电路图；
图3(a)为本发明的利用单稳态定时偏差的物理不可克隆函数电路的二输入选择电路的电路图；
图3(b)为本发明的利用单稳态定时偏差的物理不可克隆函数电路的二输入选择电路的符号图；
图4为本发明的利用单稳态定时偏差的物理不可克隆函数电路的仲裁器的电路图；
图5为本发明的利用单稳态定时偏差的物理不可克隆函数电路的工作时序图；
图6为本发明的利用单稳态定时偏差的物理不可克隆函数电路在输出响应为32位时，通过Monte Carlo仿真得到的片间汉明距离分布图；
图7为本发明的利用单稳态定时偏差的物理不可克隆函数电路在输出响应为32、64、128和256位时的Monte Carlo仿真统计情况图；
图8为在不同电压条件下，利用Spectre工具对本发明的利用单稳态定时偏差的物理不可克隆函数电路进行Monte Carlo仿真的误码率仿真图；
图9为在不同温度条件下，利用Spectre工具对本发明的利用单稳态定时偏差的物理不可克隆函数电路进行Monte Carlo仿真的误码率仿真图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1所示一种利用单稳态定时偏差的物理不可克隆函数电路，包括2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器，n为大于等于1的整数，二输入选择电路具有第一输入端、第二输入端、控制端和输出端，二输入选择电路的控制端用于接入外部激励信号，仲裁器具有第一输入端、第二输入端和输出端；第2j+1位单稳态定时电路的输出端和第j+1位二输入选择电路的第一输入端连接，第2(j+1)位单稳态定时电路的输出端和第j+1位二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位二输入选择电路的输出端和第1位仲裁器的第一输入端连接；第k位二输入选择电路的输出端分别与第k-1位仲裁器的第二输入端和第k位仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位二输入选择电路的输出端和第n位仲裁器的第二输入端连接；2(n+1)个单稳态定时电路的输入端连接且其连接端为利用单稳态定时偏差的物理不可克隆函数电路的输入端，n个仲裁器的输出端为利用单稳态定时偏差的物理不可克隆函数电路的n位输出端。
本实施例中，单稳态定时电路、二输入选择电路和仲裁器均采用其技术领域的成熟产品。
实施例二：如图1所示一种利用单稳态定时偏差的物理不可克隆函数电路，包括2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器，n为大于等于1的整数，二输入选择电路具有第一输入端、第二输入端、控制端和输出端，二输入选择电路的控制端用于接入外部激励信号，仲裁器具有第一输入端、第二输入端和输出端；第2j+1位单稳态定时电路的输出端和第j+1位二输入选择电路的第一输入端连接，第2(j+1)位单稳态定时电路的输出端和第j+1位二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位二输入选择电路的输出端和第1位仲裁器的第一输入端连接；第k位二输入选择电路的输出端分别与第k-1位仲裁器的第二输入端和第k位仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位二输入选择电路的输出端和第n位仲裁器的第二输入端连接；2(n+1)个单稳态定时电路的输入端连接且其连接端为利用单稳态定时偏差的物理不可克隆函数电路的输入端，n个仲裁器的输出端为利用单稳态定时偏差的物理不可克隆函数电路的n位输出端。
如图2所示，本实施例中，单稳态定时电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和电容C；第一PMOS管P1的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接且其连接端接入电源；第一PMOS管P1的栅极和第一NMOS管N1的栅极连接且其连接端为单稳态定时电路的输入端；第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的漏极、第一NMOS管N1的漏极、第二NMOS管N2的漏极和电容C的一端连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第四NMOS管N4的漏极和第五PMOS管P5的漏极连接且其连接端为单稳态定时电路的输出端，第三PMOS管P3的漏极、第三NMOS管N3的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极和第四PMOS管P4的栅极连接，第四PMOS管P4的漏极、第五PMOS管P5的栅极、第四NMOS管N4的栅极和电容C的另一端连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第四NMOS管N4的源极均接地。
本实施例中，二输入选择电路和仲裁器均采用其技术领域的成熟产品。
实施例三：如图1所示一种利用单稳态定时偏差的物理不可克隆函数电路，包括2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器，n为大于等于1的整数，二输入选择电路具有第一输入端、第二输入端、控制端和输出端，二输入选择电路的控制端用于接入外部激励信号，仲裁器具有第一输入端、第二输入端和输出端；第2j+1位单稳态定时电路的输出端和第j+1位二输入选择电路的第一输入端连接，第2(j+1)位单稳态定时电路的输出端和第j+1位二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位二输入选择电路的输出端和第1位仲裁器的第一输入端连接；第k位二输入选择电路的输出端分别与第k-1位仲裁器的第二输入端和第k位仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位二输入选择电路的输出端和第n位仲裁器的第二输入端连接；2(n+1)个单稳态定时电路的输入端连接且其连接端为利用单稳态定时偏差的物理不可克隆函数电路的输入端，n个仲裁器的输出端为利用单稳态定时偏差的物理不可克隆函数电路的n位输出端。
如图2所示，本实施例中，单稳态定时电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和电容C；第一PMOS管P1的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接且其连接端接入电源；第一PMOS管P1的栅极和第一NMOS管N1的栅极连接且其连接端为单稳态定时电路的输入端；第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的漏极、第一NMOS管N1的漏极、第二NMOS管N2的漏极和电容C的一端连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第四NMOS管N4的漏极和第五PMOS管P5的漏极连接且其连接端为单稳态定时电路的输出端，第三PMOS管P3的漏极、第三NMOS管N3的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极和第四PMOS管P4的栅极连接，第四PMOS管P4的漏极、第五PMOS管P5的栅极、第四NMOS管N4的栅极和电容C的另一端连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第四NMOS管N4的源极均接地。
如图3(a)和图3(b)所示，本实施例中，二输入选择电路包括第一反相器T1、第二反相器T2、第三反相器T3、第四反相器T4、第五NMOS管N5、第六NMOS管N6、第六PMOS管P6和第七PMOS管P7；第一反相器T1的输入端为二输入选择电路的第一输入端，第一反相器T1的输出端、第五NMOS管N5的漏极和第六PMOS管P6的漏极连接，第五NMOS管N5的栅极、第七PMOS管P7的栅极和第四反相器T4的输出端连接，第六PMOS管P6的栅极、第六NMOS管N6的栅极和第四反相器T4的输入端连接且其连接端为二输入选择电路的控制端，第二反相器T2的输入端为二输入选择电路的第二输入端，第二反相器T2的输出端、第六NMOS管N6的漏极和第七PMOS管P7的漏极连接，第五NMOS管N5的源极、第六PMOS管P6的源极、第六NMOS管N6的源极、第七PMOS管P7的源极和第三反相器T3的输入端连接，第三反相器T3的输出端为二输入选择电路的输出端。
实施例四：如图1所示一种利用单稳态定时偏差的物理不可克隆函数电路，包括2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器，n为大于等于1的整数，二输入选择电路具有第一输入端、第二输入端、控制端和输出端，二输入选择电路的控制端用于接入外部激励信号，仲裁器具有第一输入端、第二输入端和输出端；第2j+1位单稳态定时电路的输出端和第j+1位二输入选择电路的第一输入端连接，第2(j+1)位单稳态定时电路的输出端和第j+1位二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位二输入选择电路的输出端和第1位仲裁器的第一输入端连接；第k位二输入选择电路的输出端分别与第k-1位仲裁器的第二输入端和第k位仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位二输入选择电路的输出端和第n位仲裁器的第二输入端连接；2(n+1)个单稳态定时电路的输入端连接且其连接端为利用单稳态定时偏差的物理不可克隆函数电路的输入端，n个仲裁器的输出端为利用单稳态定时偏差的物理不可克隆函数电路的n位输出端。
如图2所示，本实施例中，单稳态定时电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和电容C；第一PMOS管P1的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接且其连接端接入电源；第一PMOS管P1的栅极和第一NMOS管N1的栅极连接且其连接端为单稳态定时电路的输入端；第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的漏极、第一NMOS管N1的漏极、第二NMOS管N2的漏极和电容C的一端连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第四NMOS管N4的漏极和第五PMOS管P5的漏极连接且其连接端为单稳态定时电路的输出端，第三PMOS管P3的漏极、第三NMOS管N3的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极和第四PMOS管P4的栅极连接，第四PMOS管P4的漏极、第五PMOS管P5的栅极、第四NMOS管N4的栅极和电容C的另一端连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第四NMOS管N4的源极均接地。
如图3(a)和图3(b)所示，本实施例中，二输入选择电路包括第一反相器T1、第二反相器T2、第三反相器T3、第四反相器T4、第五NMOS管N5、第六NMOS管N6、第六PMOS管P6和第七PMOS管P7；第一反相器T1的输入端为二输入选择电路的第一输入端，第一反相器T1的输出端、第五NMOS管N5的漏极和第六PMOS管P6的漏极连接，第五NMOS管N5的栅极、第七PMOS管P7的栅极和第四反相器T4的输出端连接，第六PMOS管P6的栅极、第六NMOS管N6的栅极和第四反相器T4的输入端连接且其连接端为二输入选择电路的控制端，第二反相器T2的输入端为二输入选择电路的第二输入端，第二反相器T2的输出端、第六NMOS管N6的漏极和第七PMOS管P7的漏极连接，第五NMOS管N5的源极、第六PMOS管P6的源极、第六NMOS管N6的源极、第七PMOS管P7的源极和第三反相器T3的输入端连接，第三反相器T3的输出端为二输入选择电路的输出端。
如图4所示，本实施例中，仲裁器包括第一二输入或非门or1和第二二输入或非门or2，第一二输入或非门or1具有第一输入端、第二输入端和输出端，第二二输入或非门or2具有第一输入端、第二输入端和输出端；第一二输入或非门or1的第一输入端为仲裁器的第一输入端，第一二输入或非门or1的第二输入端和第二二输入或非门or2的输出端连接且其连接端为仲裁器的输出端，第一二输入或非门or1的输出端和第二二输入或非门or2的第一输入端连接，第二二输入或非门or2的第二输入端为仲裁器的第二输入端。
采用TSMC 65nm COMS工艺，利用Spectre工具对本发明的利用单稳态定时偏差的物理不可克隆函数电路进行仿真分析，其工作时序图如图5所示，其中，b[n+1:1]是激励信号，T是脉冲触发信号，D[n:1]是PUF电路的输出数据。首先，利用激励信号选择要比较的单稳态定时电路，然后脉冲触发信号有效产生定时偏差信号，通过仲裁器判决出n位PUF电路的输出响应信号并锁存，直到下一次触发。分析图5可知，本发明的利用单稳态定时偏差的物理不可克隆函数电路具有正确的逻辑。
在身份认证等相关应用中，需要对具有相同PUF电路结构的不同芯片进行唯一的物理标识，此时可以用唯一性来表征，即在正常条件下对不同的芯片输入相同的激励，每片芯片都能得到一个特定的输出响应，它通常被定义为芯片间的平均归一化片间汉明距离(Inter-Hamming Distances,HDInter)。理想情况下，PUF电路的唯一性应为50％。本发明的利用单稳态定时偏差的物理不可克隆函数电路在输出响应为32位时，通过Monte Carlo仿真得到的片间汉明距离分布图如图6所示，分析图6可知，结果呈现正态分布，片间汉明距离最大为71.88％，最小为25％，平均归一化汉明距离为50.09％，很接近理想情况下的参数。
为了验证本发明的利用单稳态定时偏差的物理不可克隆函数电路在输出不同位数时的唯一性，采用Monte Carlo仿真工具进行仿真。本发明的利用单稳态定时偏差的物理不可克隆函数电路在输出响应为32、64、128和256位时的Monte Carlo仿真统计情况图如图7所示。分析图7可知，本发明的利用单稳态定时偏差的物理不可克隆函数电路在输出不同位时仍然具有良好的唯一性，可满足在具体应用中的唯一标识要求。
可靠性是衡量PUF电路的一个重要性能指标，决定着其在安全系统中的可靠应用。影响PUF电路可靠性的外界因素主要包括电源电压波动和温度变化等。PUF电路的可靠性通常被定义为电路多次输入相同的激励，正常环境下的输出响应与其他环境下输出响应之间的平均归一化片内汉明距离(Intra-Hamming Distances,HDIntra)，即在其他环境下输出响应相对于正常环境下输出响应的改变位数，也就是误码率(Bit Error Rate,BER).在不同的工作环境中输出响应的误码率越小，可靠性越高。在不同电压条件下，利用Spectre工具对本发明的利用单稳态定时偏差的物理不可克隆函数电路进行Monte Carlo仿真的误码率仿真图如图8所示。在不同温度条件下，利用Spectre工具对本发明的利用单稳态定时偏差的物理不可克隆函数电路进行Monte Carlo仿真的误码率仿真图如图9所示。分析图8可知，本发明的利用单稳态定时偏差的物理不可克隆函数电路在电源电压偏差10％范围之内都具有较小的误码率，最大误码率为2.3％。分析图9可知，本发明的利用单稳态定时偏差的物理不可克隆函数电路在温度从-55℃到150℃变化时，最大误码率为2.7％。因此本发明的利用单稳态定时偏差的物理不可克隆函数电路工作在不同电源电压和温度环境中都具有较强的可靠性。
综上所述，本发明的利用单稳态定时偏差的物理不可克隆函数电路利用单稳态定时电路在制造过程中无法避免引入工艺偏差导致其定时长短存在偏差的特性，通过仲裁器判决实现唯一、不可预测的输出响应。采用TSMC 65nm CMOS工艺，利用Spectre工具对本发明的利用单稳态定时偏差的物理不可克隆函数电路进行Monte Carlo仿真分析，实验结果表明本发明的利用单稳态定时偏差的物理不可克隆函数电路识别性为99.82％；在不同工作电压和温度偏差下，其误码率均低于2.7％.。本发明的利用单稳态定时偏差的物理不可克隆函数电路可广泛应用于身份认证、硬件知识产权保护和密钥产生等信息安全领域。

Claims (4)

1.一种利用单稳态定时偏差的物理不可克隆函数电路，其特征在于包括2(n+1)个单稳态定时电路、n+1个二输入选择电路和n个仲裁器，n为大于等于1的整数，所述的二输入选择电路具有第一输入端、第二输入端、控制端和输出端，所述的二输入选择电路的控制端用于接入外部激励信号，所述的仲裁器具有第一输入端、第二输入端和输出端；第2j+1位所述的单稳态定时电路的输出端和第j+1位所述的二输入选择电路的第一输入端连接，第2(j+1)位所述的单稳态定时电路的输出端和第j+1位所述的二输入选择电路的第二输入端连接，其中，j＝0，1，2，…，n；第1位所述的二输入选择电路的输出端和第1位所述的仲裁器的第一输入端连接；第k位所述的二输入选择电路的输出端分别与第k-1位所述的仲裁器的第二输入端和第k位所述的仲裁器的第一输入端连接，其中k＝2，3，…，n；第n+1位所述的二输入选择电路的输出端和第n位所述的仲裁器的第二输入端连接；2(n+1)个所述的单稳态定时电路的输入端连接且其连接端为所述的利用单稳态定时偏差的物理不可克隆函数电路的输入端，n个所述的仲裁器的输出端为所述的利用单稳态定时偏差的物理不可克隆函数电路的n位输出端。
2.根据权利要求1所述的一种利用单稳态定时偏差的物理不可克隆函数电路，其特征在于所述的单稳态定时电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和电容；所述的第一PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接且其连接端接入电源；所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的单稳态定时电路的输入端；所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极和所述的电容的一端连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四NMOS管的漏极和所述的第五PMOS管的漏极连接且其连接端为所述的单稳态定时电路的输出端，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的第四PMOS管的栅极连接，所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第四NMOS管的栅极和所述的电容的另一端连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地。
3.根据权利要求1所述的一种利用单稳态定时偏差的物理不可克隆函数电路，其特征在于所述的二输入选择电路包括第一反相器、第二反相器、第三反相器、第四反相器、第五NMOS管、第六NMOS管、第六PMOS管和第七PMOS管；所述的第一反相器的输入端为所述的二输入选择电路的第一输入端，所述的第一反相器的输出端、所述的第五NMOS管的漏极和所述的第六PMOS管的漏极连接，所述的第五NMOS管的栅极、所述的第七PMOS管的栅极和所述的第四反相器的输出端连接，所述的第六PMOS管的栅极、所述的第六NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的二输入选择电路的控制端，所述的第二反相器的输入端为所述的二输入选择电路的第二输入端，所述的第二反相器的输出端、所述的第六NMOS管的漏极和所述的第七PMOS管的漏极连接，所述的第五NMOS管的源极、所述的第六PMOS管的源极、所述的第六NMOS管的源极、所述的第七PMOS管的源极和所述的第三反相器的输入端连接，所述的第三反相器的输出端为所述的二输入选择电路的输出端。
4.根据权利要求1所述的一种利用单稳态定时偏差的物理不可克隆函数电路，其特征在于所述的仲裁器包括第一二输入或非门和第二二输入或非门，所述的第一二输入或非门具有第一输入端、第二输入端和输出端，所述的第二二输入或非门具有第一输入端、第二输入端和输出端；所述的第一二输入或非门的第一输入端为所述的仲裁器的第一输入端，所述的第一二输入或非门的第二输入端和所述的第二二输入或非门的输出端连接且其连接端为所述的仲裁器的输出端，所述的第一二输入或非门的输出端和所述的第二二输入或非门的第一输入端连接，所述的第二二输入或非门的第二输入端为所述的仲裁器的第二输入端。
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