CN203299865U

CN203299865U - 一种基于puf的银行卡

Info

Publication number: CN203299865U
Application number: CN201320344257XU
Authority: CN
Inventors: 张璐艳; 杨国平
Original assignee: Individual
Current assignee: Individual
Priority date: 2013-06-14
Filing date: 2013-06-14
Publication date: 2013-11-20
Anticipated expiration: 2023-06-14

Abstract

本实用新型公开了一种基于PUF的银行卡，包括卡片主体和嵌入卡片主体内的银行卡电路，银行卡电路包括射频接口模块和数字逻辑模块，数字逻辑模块中设置有加密单元和PUF电路，PUF电路包括控制电路模块、译码器、由多个PUF单元组成的PUF单元阵列、灵敏放大器、选择器和输出缓冲器，控制电路模块分别与PUF单元阵列、灵敏放大器、选择器和所述的输出缓冲器连接，译码器与PUF单元阵列连接，PUF单元阵列与灵敏放大器连接，灵敏放大器与选择器连接，选择器与输出缓冲器连接；优点是使银行卡具有具有不可克隆功能，安全性与加密程度高。

Description

一种基于PUF的银行卡

技术领域

本实用新型涉及一种银行卡，尤其是涉及一种基于PUF的银行卡。

背景技术

现有的银行卡通常采用非接触式IC卡，包括卡片主体和嵌入卡片主体内的银行卡电路。银行卡电路一般包括射频接口模块和数字逻辑模块，射频接口模块完成对读卡器的数据信号的接收，数字逻辑模块完成数据的读取、修改和储存等操作，并返回信号给读卡器。为了提高银行卡的安全性，数字逻辑模块中一般你设置有加密单元，该加密单元通过用于设定6位或者8位的密码。

随着银行卡的发卡量的高速增长及ATM机、POS机等自助银行和自助设备的迅速普及，针对银行卡的金融犯罪活动也日益增多。例如，犯罪分子在ATM机等自助银行和自助设备上加装读卡器、摄像头等高科技设备可以直接窃取客户银行卡信息和密码，然后通过克隆银行卡来盗取存款，此时，数字逻辑模块中的加密单元形同虚设。

2001年3月Pappu在《Physical One-Way Functions》中提出的物理不可克隆函数（Physical Unclonable Functions，简称PUF）具有不可克隆性和唯一性，可以被广泛用来作为防止克隆和身份认证的手段。PUF电路是集成芯片的“指纹特征”，也可以称之为“芯片DNA”，其通过提取半导体制造过程中不可避免产生的工艺偏差（包括氧化层厚度，W/L和随机离子参杂等因素），生成无限多个、特有的数据，这些数据不可预测和安排，永久存在，即使是芯片的制造商也无法仿制。物理不可克隆PUF技术是一种创新的方式用来保护芯片防止数据窃取，利用每一个半导体器件固有的独特的“指纹”来保护其加密密钥，使其难以被复制，大大提高芯片的安全性。鉴此，将PUF技术应用到银行卡中，实现银行卡的不可克隆功能，消除银行卡上长期存在的安全威胁，提高商业银行安全运营能力具有非常重要的现实意义。

发明内容

本实用新型所要解决的技术问题是提供一种安全性与加密程度高的基于PUF的银行卡。

本实用新型解决上述技术问题所采用的技术方案为：一种基于PUF的银行卡，包括卡片主体和嵌入所述的卡片主体内的银行卡电路，所述的银行卡电路包括射频接口模块和数字逻辑模块，所述的数字逻辑模块中设置有加密单元和PUF电路，所述的PUF电路包括控制电路模块、译码器、由多个PUF单元组成的PUF单元阵列、灵敏放大器、选择器和输出缓冲器，所述的控制电路模块分别与所述的PUF单元阵列、所述的灵敏放大器、所述的选择器和所述的输出缓冲器连接，所述的译码器与所述的PUF单元阵列连接，所述的PUF单元阵列与所述的灵敏放大器连接，所述的灵敏放大器与所述的选择器连接，所述的选择器与所述的输出缓冲器连接。

所述的PUF单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极和所述的第六PMOS管的源极分别接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的栅极连接，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第六PMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的源极和所述的第五NMOS管的源极连接，所述的第五PMOS管的栅极、所述的第二NMOS管的栅极和所述的第一NMOS管的源极连接，所述的第六PMOS管的栅极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极连接，所述的第三NMOS管的漏极、所述的第四NMOS管的漏极和所述的第七NMOS管的源极连接，所述的第二NMOS管的漏极、所述的第七NMOS管的漏极和所述的第五NMOS管的漏极分别接地，所述的第一PMOS管的栅极为复位端，所述的第四PMOS管的栅极为互补复位端，所述的第一NMOS管的栅极为信号输入端、所述的第六NMOS管的栅极为互补信号输入端，所述的第一NMOS管的漏极为信号输出端，所述的第六NMOS管的漏极为互补信号输出端。

所述的灵敏放大器包括第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第八NMOS管的栅极、所述的第十二NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为灵敏放大器的使能信号输入端，所述的第八NMOS管的漏极、所述的第九NMOS管的栅极、所述的第七PMOS管的栅极、所述的第八PMOS管的漏极、所述的第十NMOS管的源极和所述的第三反相器的输入端连接，所述的第七PMOS管的源极、所述的第八PMOS管的源极和所述的第九PMOS管的源极分别接入电源，所述的第七PMOS管的漏极、所述的第九NMOS管的源极、所述的第八PMOS管的栅极、所述的第十NMOS管的栅极、所述的第十二NMOS管的漏极和所述的第一反相器的输入端连接，所述的第九NMOS管的漏极、所述的第十NMOS管的漏极和所述的第十一NMOS管的源极连接，所述的第一反相器的输出端与所述的第二反相器的输入端连接，所述的第二反相器的输出端与所述的第九PMOS管的栅极连接，所述的第三反相器的输出端与所述的第十三NMOS管的栅极连接，所述的第九PMOS管的漏极、所述的第十三NMOS管的源极、所述的第四反相器的输入端、所述的第五反相器的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端与所述的第五反相器的输入端连接，所述的第四反相器的输出端为灵敏放大器的信号输出端，所述的第十一NMOS管的漏极和所述的第十三NMOS管的漏极分别接地，所述的第八NMOS管的源极为灵敏放大器的信号输入端，所述的第十二NMOS管的源极为灵敏放大器的互补信号输入端，所述的灵敏放大器的信号输入端与所述的PUF单元的信号输出端连接，所述的灵敏放大器的互补信号输入端与所述的PUF单元的互补信号输出端连接，所述的灵敏放大器的使能信号输入端与所述的控制电路模块连接。

所述的译码器包括第一级译码器和第二级译码器，所述的第一级译码器由六个D触发器和三个两输入与非门构成，所述的第二级译码器由一个三输入与非门和一个反相器构成，每两个所述的D触发器的输出端与一个所述的两输入与非门的输入端一一对应连接，三个两输入与非门的输出端与所述的三输入与非门的输入端一一对应连接，所述的三输入与非门的输出端与所述的反相器的输入端连接，所述的反相器的输出端与所述的PUF单元阵列连接。

与现有技术相比，本实用新型的优点在于通过在数字逻辑模块中设置有加密单元和PUF电路，PUF电路包括控制电路模块、译码器、由多个PUF单元组成的PUF单元阵列、灵敏放大器、选择器和输出缓冲器，控制电路模块分别与PUF单元阵列、灵敏放大器、选择器和输出缓冲器连接，译码器与PUF单元阵列连接，PUF单元阵列与灵敏放大器连接，灵敏放大器与选择器连接，选择器与输出缓冲器连接，使银行卡具有具有不可克隆功能，安全性与加密程度高。

附图说明

图1为本实用新型的PUF电路的原理框图；

图2为本实用新型的PUF单元的电路图；

图3为本实用新型的灵敏放大器的电路图；

图4为PUF单元的蒙特卡洛仿真图。

具体实施方式

以下结合附图实施例对本实用新型作进一步详细描述。

实施例：一种基于PUF的银行卡，包括卡片主体和嵌入卡片主体内的银行卡电路，银行卡电路包括射频接口模块和数字逻辑模块，数字逻辑模块中设置有加密单元和PUF电路，如图1所示，PUF电路包括控制电路模块、译码器、由四个PUF单元组成的PUF单元阵列、灵敏放大器、选择器和输出缓冲器，控制电路模块分别与PUF单元阵列、灵敏放大器、选择器和所述的输出缓冲器连接，译码器与PUF单元阵列连接，PUF单元阵列与灵敏放大器连接，灵敏放大器与选择器连接，选择器与输出缓冲器连接。

如图2所示，本实施例中，PUF单元包括第一PMOS管P₁、第二PMOS管P₂、第三PMOS管P₃、第四PMOS管P₄、第五PMOS管P₅、第六PMOS管P₆、第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第五NMOS管N₅、第六NMOS管N₆和第七NMOS管N₇，第一PMOS管P₁的源极、第二PMOS管P₂的源极、第三PMOS管P₃的源极、第四PMOS管P₄的源极、第五PMOS管P₅的源极和第六PMOS管P₆的源极分别接入电源VDD，第一PMOS管P₁的漏极、第二PMOS管P₂的漏极、第三PMOS管P₃的栅极、第五PMOS管P₅的漏极、第二NMOS管N₂的源极、第三NMOS管N₃的源极和第四NMOS管N₄的栅极连接，第二PMOS管P₂的栅极、第三PMOS管P₃的漏极、第四PMOS管P₄的漏极、第六PMOS管P₆的漏极、第三NMOS管N₃的栅极、第四NMOS管N₄的源极和第五NMOS管N₅的源极连接，第五PMOS管P₅的栅极、第二NMOS管N₂的栅极和第一NMOS管N₁的源极连接，第六PMOS管P₆的栅极、第五NMOS管N₅的栅极和第六NMOS管N₆的源极连接，第三NMOS管N₃的漏极、第四NMOS管N₄的漏极和第七NMOS管N₇的源极连接，第二NMOS管N₂的漏极、第七NMOS管N₇的漏极和第五NMOS管N₅的漏极分别接地VSS，第一PMOS管P₁的栅极为复位端,，接入复位信号Reset，第四PMOS管P₄的栅极为互补复位端，接入互补复位信号

第一NMOS管N₁的栅极为信号输入端，接入输入信号Addres、第六NMOS管N₆的栅极为互补信号输入端，接入互补输入信号

第一NMOS管N₁的漏极为信号输出端，输出信号ID，第六NMOS管N₆的漏极为互补信号输出端，输出互补信号

如图3所示，本实施例中，灵敏放大器包括第八NMOS管N₈、第九NMOS管N₉、第十NMOS管N₁₀、第十一NMOS管N₁₁、第十二NMOS管N₁₂、第十三NMOS管N₁₃、第七PMOS管P₇、第八PMOS管P₈、第九PMOS管P₉、第一反相器Inv₁、第二反相器Inv₂、第三反相器Inv₃、第四反相器Inv₄、第五反相器Inv₅和第六反相器Inv₆，第八NMOS管N₈的栅极、第十二NMOS管N₁₂的栅极和第十一NMOS管N₁₁的栅极连接且其连接端为灵敏放大器的使能信号输入端SA_EN，第八NMOS管N₈的漏极、第九NMOS管N₉的栅极、第七PMOS管P₇的栅极、第八PMOS管P₈的漏极、第十NMOS管N₁₀的源极和第三反相器Inv₃的输入端连接，第七PMOS管P₇的源极、第八PMOS管P₈的源极和第九PMOS管P₉的源极分别接入电源VDD，第七PMOS管P₇的漏极、第九NMOS管N₉的源极、第八PMOS管P₈的栅极、第十NMOS管N₁₀的栅极、第十二NMOS管N₁₂的漏极和第一反相器Inv₁的输入端连接，第九NMOS管N₉的漏极、第十NMOS管N₁₀的漏极和第十一NMOS管N₁₁的源极连接，第一反相器Inv₁的输出端与第二反相器Inv₂的输入端连接，第二反相器Inv₂的输出端与第九PMOS管P₉的栅极连接，第三反相器Inv₃的输出端与第十三NMOS管N₁₃的栅极连接，第九PMOS管P₉的漏极、第十三NMOS管N₁₃的源极、第四反相器Inv₄的输入端、第五反相器Inv₅的输出端和第六反相器Inv₆的输入端连接，第六反相器Inv₆的输出端与第五反相器Inv₅的输入端连接，

第四反相器Inv₄的输出端为灵敏放大器的信号输出端，输出数据信号Data，第十一NMOS管N₁₁的漏极和第十三NMOS管N₁₃的漏极分别接地，第八NMOS管N₈的源极为灵敏放大器的信号输入端，第十二NMOS管N₁₂的源极为灵敏放大器的互补信号输入端，灵敏放大器的信号输入端与PUF单元的信号输出端连接，灵敏放大器的互补信号输入端与PUF单元的互补信号输出端连接，灵敏放大器的使能信号输入端与控制电路模块连接。

本实施例中，译码器包括第一级译码器和第二级译码器，第一级译码器由六个D触发器和三个两输入与非门构成，第二级译码器由一个三输入与非门和一个反相器构成，每两个D触发器的输出端与一个所述的两输入与非门的输入端一一对应连接，三个两输入与非门的输出端与所述的三输入与非门的输入端一一对应连接，三输入与非门的输出端与反相器的输入端连接，反相器的输出端与PUF单元阵列连接。

PUF单元的蒙特卡洛仿真结果如图4所示。

Claims

1.一种基于PUF的银行卡，包括卡片主体和嵌入所述的卡片主体内的银行卡电路，所述的银行卡电路包括射频接口模块和数字逻辑模块，其特征在于所述的数字逻辑模块中设置有加密单元和PUF电路，所述的PUF电路包括控制电路模块、译码器、由多个PUF单元组成的PUF单元阵列、灵敏放大器、选择器和输出缓冲器，所述的控制电路模块分别与所述的PUF单元阵列、所述的灵敏放大器、所述的选择器和所述的输出缓冲器连接，所述的译码器与所述的PUF单元阵列连接，所述的PUF单元阵列与所述的灵敏放大器连接，所述的灵敏放大器与所述的选择器连接，所述的选择器与所述的输出缓冲器连接。

2.根据权利要求1所述的一种基于PUF的银行卡，其特征在于所述的PUF单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极和所述的第六PMOS管的源极分别接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的栅极连接，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第六PMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的源极和所述的第五NMOS管的源极连接，所述的第五PMOS管的栅极、所述的第二NMOS管的栅极和所述的第一NMOS管的源极连接，所述的第六PMOS管的栅极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极连接，所述的第三NMOS管的漏极、所述的第四NMOS管的漏极和所述的第七NMOS管的源极连接，所述的第二NMOS管的漏极、所述的第七NMOS管的漏极和所述的第五NMOS管的漏极分别接地，所述的第一PMOS管的栅极为复位端，所述的第四PMOS管的栅极为互补复位端，所述的第一NMOS管的栅极为信号输入端、所述的第六NMOS管的栅极为互补信号输入端，所述的第一NMOS管的漏极为信号输出端，所述的第六NMOS管的漏极为互补信号输出端。

3.根据权利要求2所述的一种基于PUF的银行卡，其特征在于所述的灵敏放大器包括第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第八NMOS管的栅极、所述的第十二NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为灵敏放大器的使能信号输入端，所述的第八NMOS管的漏极、所述的第九NMOS管的栅极、所述的第七PMOS管的栅极、所述的第八PMOS管的漏极、所述的第十NMOS管的源极和所述的第三反相器的输入端连接，所述的第七PMOS管的源极、所述的第八PMOS管的源极和所述的第九PMOS管的源极分别接入电源，所述的第七PMOS管的漏极、所述的第九NMOS管的源极、所述的第八PMOS管的栅极、所述的第十NMOS管的栅极、所述的第十二NMOS管的漏极和所述的第一反相器的输入端连接，所述的第九NMOS管的漏极、所述的第十NMOS管的漏极和所述的第十一NMOS管的源极连接，所述的第一反相器的输出端与所述的第二反相器的输入端连接，所述的第二反相器的输出端与所述的第九PMOS管的栅极连接，所述的第三反相器的输出端与所述的第十三NMOS管的栅极连接，所述的第九PMOS管的漏极、所述的第十三NMOS管的源极、所述的第四反相器的输入端、所述的第五反相器的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端与所述的第五反相器的输入端连接，所述的第四反相器的输出端为灵敏放大器的信号输出端，所述的第十一NMOS管的漏极和所述的第十三NMOS管的漏极分别接地，所述的第八NMOS管的源极为灵敏放大器的信号输入端，所述的第十二NMOS管的源极为灵敏放大器的互补信号输入端，所述的灵敏放大器的信号输入端与所述的PUF单元的信号输出端连接，所述的灵敏放大器的互补信号输入端与所述的PUF单元的互补信号输出端连接，所述的灵敏放大器的使能信号输入端与所述的控制电路模块连接。

4.根据权利要求1所述的一种基于PUF的银行卡，其特征在于所述的译码器包括第一级译码器和第二级译码器，所述的第一级译码器由六个D触发器和三个两输入与非门构成，所述的第二级译码器由一个三输入与非门和一个反相器构成，每两个所述的D触发器的输出端与一个所述的两输入与非门的输入端一一对应连接，三个两输入与非门的输出端与所述的三输入与非门的输入端一一对应连接，所述的三输入与非门的输出端与所述的反相器的输入端连接，所述的反相器的输出端与所述的PUF单元阵列连接。