CN110532815A - 一种基于cnfet的三值sram-puf电路 - Google Patents

Abstract

本发明公开了一种基于CNFET的三值SRAM‑PUF电路，包括4个D触发器、4‑16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块，4‑16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个读字行驱动器分别用于输出读使能信号，每个三值PUF数据生成及输出模块分别在一个读字行驱动器的控制下生成响应数据并输出；优点是在保证随机性的基础上，输出响应速度快，电路开销小。

Description

一种基于CNFET的三值SRAM-PUF电路

技术领域

本发明涉及一种三值SRAM-PUF电路，尤其是涉及一种基于CNFET的三值SRAM-PUF电路。

背景技术

物理不可克隆函数(Physical Unclonable Functions,PUF)电路是芯片领域的“脱氧核糖核酸(Deoxyribonucleic acid,DNA)特征识别技术”，具有唯一性、随机性和不可克隆性。PUF电路的上述特性，使其可以用于防御攻击。在多层次安全机制中，PUF电路用于公共密钥加密系统的密钥生成、智能卡密钥识别系统、射频识别(Radio FrequencyIDentification,RFID)系统和数字知识产权保护等等。同时，高鲁棒性的PUF电路能有效的完成身份认证和密钥产生，实现PUF电路在不同环境下的正常工作。PUF电路也是信息安全领域硬件识别技术的重要补充，确保安全芯片的健康使用。

现有的一种延迟型三值PUF单元电路主要由输入模块、延迟链、判决器和输出模块这四部分组成。该延迟型三值PUF单元电路结构较为复杂，所用的元件较多，因此开销较大。在电路性能方面，该延迟型三值PUF单元电路需要通过延迟链将三值反相器产生的随机偏差放大，因此其随机性与构成延迟链的延迟单元的数量紧密相关，延迟单元数量越多，其随机性越好，但是随着延迟单位数量的增加，产生三值随机输出响应的速度也就越慢，相应的其开销也会随之增大。

发明内容

本发明所要解决的技术问题是提供一种在保证随机性的基础上，输出响应速度快，电路开销小的基于CNFET的三值SRAM-PUF电路。

本发明解决上述技术问题所采用的技术方案为：一种基于CNFET的三值SRAM-PUF电路，包括4个D触发器、4-16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块，每个所述的D触发器分别具有时钟端、输入端和输出端，所述的4-16译码器具有4位输入端和16位输出端，所述的4-16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个所述的读字行驱动器分别具有输入端、用于输出读控制信号的读控制端、用于输出读控制信号的反相信号的反相读控制端和用于输出读使能信号的输出端，每个所述的三值PUF数据生成及输出模块分别具有时钟端、输入端、读控制端、反相读控制端、第一输出端和第二输出端，将4个所述的D触发器分别称为第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端和16个所述的三值PUF数据生成及输出模块的时钟端连接且其连接端为所述的三值SRAM-PUF电路的时钟端，用于接入时钟信号；所述的第一D触发器的输出端和所述的4-16译码器的4位输入端中的第1位输入端连接，所述的第二D触发器的输出端和所述的4-16译码器的4位输入端中的第2位输入端连接，所述的第三D触发器的输出端和所述的4-16译码器的4位输入端中的第3位输入端连接，所述的第四D触发器的输出端和所述的4-16译码器的4位输入端中的第4位输入端连接，所述的4-16译码器的16位输出端中的第j位输出端与第j个所述的读字行驱动器的输入端连接，j＝1，2，…，16；第j个所述的读字行驱动器的读控制端和第j个所述的三值PUF数据生成及输出模块的读控制端连接，第j个所述的读字行驱动器的反相读控制端和第j个所述的三值PUF数据生成及输出模块的反相读控制端连接，第j个所述的读字行驱动器的输出端和第j个所述的三值PUF数据生成及输出模块的输入端连接。

每个所述的三值PUF数据生成及输出模块分别包括三值SRAM-PUF单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第一NMOS管、第二NMOS管、第五D触发器和第六D触发器，所述的三值SRAM-PUF单元具有输入端、反相输入端和输出端，所述的第五D触发器和所述的第六D触发器分别具有时钟端、输入端和输出端，所述的三值SRAM-PUF单元的输入端为所述的三值PUF数据生成及输出模块的读控制端，所述的三值SRAM-PUF单元的反相输入端为所述的三值PUF数据生成及输出模块的反相读控制端，所述的三值SRAM-PUF单元的输出端、所述的第一反相器的输入端和所述的第二反相器的输入端连接，所述的第一反相器的输出端和所述的第一NMOS管的漏极连接，所述的第二反相器的输出端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的第五D触发器的输入端连接，所述的第二NMOS管的源极和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第六D触发器的输入端连接，所述的第五D触发器的输出端为所述的三值PUF数据生成及输出模块的第一输出端，所述的第六D触发器的输出端为所述的三值PUF数据生成及输出模块的第二输出端，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的三值PUF数据生成及输出模块的输入端，所述的第五D触发器的时钟端和所述的第六D触发器的时钟端连接且其连接端为所述的三值PUF数据生成及输出模块的时钟端。该电路中，通过三值SRAM-PUF单元电路生成三值随机输出响应，再通过反相器和D触发器对输出信号进行处理，处理后的三值PUF数据中激励响应对的信息含量是二值PUF数据的1.58倍，提高密钥的复杂度和安全性，同时有效降低芯片的面积。

所述的三值SRAM-PUF单元包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管和第十CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第五CNFET管、所述的第八CNFET管和所述的第九CNFET管均为P型CNFET管，所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第七CNFET管和所述的第十CNFET管均为N型CNFET管；所述的第一CNFET管的源极、所述的第三CNFET管的源极和所述的第五CNFET管的源极接入第一电源电压，所述的第七CNFET管的漏极接入第二电源电压，所述的第二电源电压为所述的第一电源电压的一半；所述的第一CNFET管的栅极、所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第四CNFET管的栅极、所述的第五CNFET管的漏极、所述的第六CNFET管的漏极、所述的第八CNFET管的漏极、所述的第九CNFET管的漏极和所述的第十CNFET管的漏极连接，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极、所述的第六CNFET管的栅极和所述的第八CNFET管的栅极连接，所述的第二CNFET管的源极接地，所述的第三CNFET管的漏极、所述的第四CNFET管的漏极、所述的第五CNFET管的栅极和所述的第七CNFET管的栅极连接，所述的第四CNFET管的源极接地，所述的第六CNFET管的源极接地，所述的第七CNFET管的源极和所述的第八CNFET管的源极连接，所述的第九CNFET管的源极和所述的第十CNFET管的源极连接且其连接端为所述的三值SRAM-PUF单元的输出端，所述的第九CNFET管的栅极为所述的三值SRAM-PUF单元的反相输入端，所述的第十CNFET管的栅极为所述的三值SRAM-PUF单元的输入端；所述的第一CNFET管的手性向量为(11,0)，所述的第二CNFET管的手性向量为(16,0)，所述的第三CNFET管的手性向量为(19,0)，所述的第四CNFET管的手性向量为(10,0)，所述的第五CNFET管的手性向量为(13,0)，所述的第六CNFET管的手性向量为(13,0)，所述的第七CNFET管的手性向量为(19,0)，所述的第八CNFET管的手性向量为(19,0)，所述的第九CNFET管的手性向量为(10,0)，所述的第十CNFET管的手性向量为(10,0)。该电路中，三值SRAM-PUF单元电路利用三值缓冲器电路通过交叉耦合三值反相器可以产生随机电流，可以得到随机且不可克隆的0，1，2三值输出信号，使用三值文字运算电路，将基本的0，1，2三值代数运算还原为基本的0，1二值代数运算，再将二值代数运算转换为三值代数运算，最终得到三值的随机输出响应，其电路结构简单，所含元器件数量较少，因此电路成本的开销较少，在电路性能方面，其随机性直接取决于各个管的阈值电压和tubes管个数，相较于延迟型电路，调节随机性较为简单，且当参数调整到位后，其具备较好的随机性，在电路运行速度方面，由于其电路结构简单，电路运行速度极快，以100次蒙特卡洛仿真为例，现有的延迟型PUF单元电路大概需要8小时以上，而电路大概仅需要15分钟，采用本电路实现的三值PUF电路，相比于传统的二值PUF电路，通过实现PUF电路输出状态的多样性、激励—响应对的复杂性，从而提高PUF电路的安全性，且其单线信息承载能力，提高了芯片空间和时间的利用率，有利于实现高信息密度安全芯片。

所述的第一D触发器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器和第十二反相器；所述的第一PMOS管的源极和所述的第三PMOS管的源极接入第一电源电压，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第六PMOS管的栅极、所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第八反相器的输出端连接，所述的第二PMOS管的栅极和所述的第三NMOS管的栅极连接且连接端为所述的第一D触发器的输入端，所述的第二PMOS管的漏极、所述的第三NMOS管的漏极、所述的第四PMOS管的漏极、所述的第五NMOS管的漏极和所述的第九反相器的输入端连接，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第六NMOS管的栅极、所述的第九反相器的输出端、所述的第五PMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第四PMOS管的栅极、所述的第四NMOS管的栅极、所述的第五PMOS管的栅极、所述的第八NMOS管的栅极、所述的第七反相器的输出端和所述的第八反相器的输入端连接，所述的第五PMOS管的源极、所述的第七NMOS管的源极、所述的第六PMOS管的漏极、所述的第八NMOS管的漏极和所述的第十反相器的输入端连接，所述的第六PMOS管的源极、所述的第八NMOS管的源极和所述的第十一反相器的输出端连接，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的源极接地，所述的第七反相器的输入端为所述的第一D触发器的时钟端，所述的第十反相器的输出端、所述的第十一反相器的输入端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端为所述的第一D触发器的输出端；所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器的结构与所述的第一D触发器的结构相同。该电路通过MOS管和反相器构成，在采样PUF输出数据时响应速度快，并且产生的信号可以直接应用于其他数字系统中。

每个所述的读字行驱动器分别包括第九NMOS管、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器和第二十反相器；所述的第九NMOS管的漏极接入第一电源电压，所述的第九NMOS管的源极和所述的第十三反相器的输入端连接且其连接端为所述的读字行驱动器的输入端，所述的第九NMOS管的栅极、所述的第十四反相器的输出端和所述的第十五反相器的输入端连接，所述的第十三反相器的输出端和所述的第十四反相器的输入端连接，所述的第十五反相器的输出端、所述的第十六反相器的输入端和所述的第十七反相器的输入端连接且其连接端为所述的读字行驱动器的控制端，所述的第十六反相器的输出端为所述的读字行驱动器的反相控制端，所述的第十七反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端为所述的读字行驱动器的输出端。该读字行驱动器采用逐级增加驱动能力的反相器的方式实现，可以有效提高读字行信号的驱动能力，增加电路的可靠性。

与现有技术相比，本发明的优点在于通过4个D触发器、4-16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块构成三值SRAM-PUF电路，每个D触发器分别具有时钟端、输入端和输出端，4-16译码器具有4位输入端和16位输出端，4-16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个读字行驱动器分别具有输入端、用于输出读控制信号的读控制端、用于输出读控制信号的反相信号的反相读控制端和用于输出读使能信号的输出端，每个三值PUF数据生成及输出模块分别具有时钟端、输入端、读控制端、反相读控制端、第一输出端和第二输出端，将4个D触发器分别称为第一D触发器、第二D触发器、第三D触发器和第四D触发器，第一D触发器的时钟端、第二D触发器的时钟端、第三D触发器的时钟端、第四D触发器的时钟端和16个三值PUF数据生成及输出模块的时钟端连接且其连接端为三值SRAM-PUF电路的时钟端，用于接入时钟信号；第一D触发器的输出端和4-16译码器的4位输入端中的第1位输入端连接，第二D触发器的输出端和4-16译码器的4位输入端中的第2位输入端连接，第三D触发器的输出端和4-16译码器的4位输入端中的第3位输入端连接，第四D触发器的输出端和4-16译码器的4位输入端中的第4位输入端连接，4-16译码器的16位输出端中的第j位输出端与第j个读字行驱动器的输入端连接，j＝1，2，…，16；第j个读字行驱动器的读控制端和第j个三值PUF数据生成及输出模块的读控制端连接，第j个读字行驱动器的反相读控制端和第j个三值PUF数据生成及输出模块的反相读控制端连接，第j个读字行驱动器的输出端和第j个三值PUF数据生成及输出模块的输入端连接，其电路结构简单，所含元器件数量较少，因此电路成本的开销较少，在电路性能方面：本发明的随机性直接取决于16个三值PUF数据生成及输出模块的内部电路结构及参数，相较于延迟型电路，调节随机性较为简单，且当参数调整到位后，其具备较好的随机性，在电路运行速度方面，由于其电路结构简单，电路运行速度极快，以100次蒙特卡洛仿真为例，现有的延迟型PUF电路大概需要8小时以上，本发明的电路大概仅需要15分钟，相比于传统的二值PUF电路，本发明通过实现PUF电路输出状态的多样性、激励—响应对的复杂性，从而提高PUF电路的安全性，同时，本发明还增加电路的单线信息承载能力，提高了芯片空间和时间的利用率，有利于实现高信息密度安全芯片。

附图说明

图1为本发明的基于CNFET的三值SRAM-PUF电路的结构框图；

图2为本发明的基于CNFET的三值SRAM-PUF电路的三值PUF数据生成及输出模块的结构框图；

图3为本发明的基于CNFET的三值SRAM-PUF电路的三值SRAM-PUF单元的电路图；

图4为本发明的基于CNFET的三值SRAM-PUF电路的第一D触发器的电路图；

图5为本发明的基于CNFET的三值SRAM-PUF电路的读字行驱动器的电路图；

图6为本发明的基于CNFET的三值SRAM-PUF电路的三值SRAM-PUF单元电路的蒙特卡洛仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图1所示，一种基于CNFET的三值SRAM-PUF电路，其特征在于包括4个D触发器、4-16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块，每个D触发器分别具有时钟端、输入端和输出端，4-16译码器具有4位输入端和16位输出端，4-16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个读字行驱动器分别具有输入端、用于输出读控制信号的读控制端、用于输出读控制信号的反相信号的反相读控制端和用于输出读使能信号的输出端，每个三值PUF数据生成及输出模块分别具有时钟端、输入端、读控制端、反相读控制端、第一输出端和第二输出端，将4个D触发器分别称为第一D触发器D1、第二D触发器D2、第三D触发器D3和第四D触发器D4，第一D触发器D1的时钟端、第二D触发器D2的时钟端、第三D触发器D3的时钟端、第四D触发器D4的时钟端和16个三值PUF数据生成及输出模块的时钟端连接且其连接端为三值SRAM-PUF电路的时钟端，用于接入时钟信号；第一D触发器D1的输出端和4-16译码器的4位输入端中的第1位输入端连接，第二D触发器D2的输出端和4-16译码器的4位输入端中的第2位输入端连接，第三D触发器D3的输出端和4-16译码器的4位输入端中的第3位输入端连接，第四D触发器D4的输出端和4-16译码器的4位输入端中的第4位输入端连接，4-16译码器的16位输出端中的第j位输出端与第j个读字行驱动器的输入端连接，j＝1，2，…，16；第j个读字行驱动器的读控制端和第j个三值PUF数据生成及输出模块的读控制端连接，第j个读字行驱动器的反相读控制端和第j个三值PUF数据生成及输出模块的反相读控制端连接，第j个读字行驱动器的输出端和第j个三值PUF数据生成及输出模块的输入端连接。

本实施例中，如图2所示，每个三值PUF数据生成及输出模块分别包括三值SRAM-PUF单元、第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第一NMOS管N1、第二NMOS管N2、第五D触发器D5和第六D触发器D6，三值SRAM-PUF单元具有输入端、反相输入端和输出端，第五D触发器D5和第六D触发器D6分别具有时钟端、输入端和输出端，三值SRAM-PUF单元的输入端为三值PUF数据生成及输出模块的读控制端，三值SRAM-PUF单元的反相输入端为三值PUF数据生成及输出模块的反相读控制端，三值SRAM-PUF单元的输出端、第一反相器I1的输入端和第二反相器I2的输入端连接，第一反相器I1的输出端和第一NMOS管N1的漏极连接，第二反相器I2的输出端和第二NMOS管N2的漏极连接，第一NMOS管N1的源极和第三反相器I3的输入端连接，第三反相器I3的输出端和第五反相器I5的输入端连接，第五反相器I5的输出端和第五D触发器D5的输入端连接，第二NMOS管N2的源极和第四反相器I4的输入端连接，第四反相器I4的输出端和第六反相器I6的输入端连接，第六反相器I6的输出端和第六D触发器D6的输入端连接，第五D触发器D5的输出端为三值PUF数据生成及输出模块的第一输出端，第六D触发器D6的输出端为三值PUF数据生成及输出模块的第二输出端，第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为三值PUF数据生成及输出模块的输入端，第五D触发器D5的时钟端和第六D触发器D6的时钟端连接且其连接端为三值PUF数据生成及输出模块的时钟端。

本实施例中，如图3所示，三值SRAM-PUF单元包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10；第一CNFET管T1、第三CNFET管T3、第五CNFET管T5、第八CNFET管T8和第九CNFET管T9均为P型CNFET管，第二CNFET管T2、第四CNFET管T4、第六CNFET管T6、第七CNFET管T7和第十CNFET管T10均为N型CNFET管；第一CNFET管T1的源极、第三CNFET管T3的源极和第五CNFET管T5的源极接入第一电源电压VDD，第七CNFET管T7的漏极接入第二电源电压，第二电源电压为第一电源电压VDD的一半；第一CNFET管T1的栅极、第二CNFET管T2的栅极、第三CNFET管T3的栅极、第四CNFET管T4的栅极、第五CNFET管T5的漏极、第六CNFET管T6的漏极、第八CNFET管的漏极、第九CNFET管T9的漏极和第十CNFET管T10的漏极连接，第一CNFET管T1的漏极、第二CNFET管T2的漏极、第六CNFET管T6的栅极和第八CNFET管T8的栅极连接，第二CNFET管T2的源极接地，第三CNFET管T3的漏极、第四CNFET管T4的漏极、第五CNFET管T5的栅极和第七CNFET管T7的栅极连接，第四CNFET管T4的源极接地，第六CNFET管T6的源极接地，第七CNFET管T7的源极和第八CNFET管T8的源极连接，第九CNFET管T9的源极和第十CNFET管T10的源极连接且其连接端为三值SRAM-PUF单元的输出端，第九CNFET管T9的栅极为三值SRAM-PUF单元的反相输入端，第十CNFET管T10的栅极为三值SRAM-PUF单元的输入端；第一CNFET管T1的手性向量为(11,0)，第二CNFET管T2的手性向量为(16,0)，第三CNFET管T3的手性向量为(19,0)，第四CNFET管T4的手性向量为(10,0)，第五CNFET管T5的手性向量为(13,0)，第六CNFET管T6的手性向量为(13,0)，第七CNFET管T7的手性向量为(19,0)，第八CNFET管T8的手性向量为(19,0)，第九CNFET管T9的手性向量为(10,0)，第十CNFET管T10的手性向量为(10,0)。

本实施例中，如图4所示，第一D触发器D1包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第七反相器I7、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11和第十二反相器I12；第一PMOS管P1的源极和第三PMOS管P3的源极接入第一电源电压VDD，第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第一PMOS管P1的栅极、第六PMOS管P6的栅极、第五NMOS管N5的栅极、第七NMOS管N7的栅极和第八反相器I8的输出端连接，第二PMOS管P2的栅极和第三NMOS管N3的栅极连接且连接端为第一D触发器D1的输入端，第二PMOS管P2的漏极、第三NMOS管N3的漏极、第四PMOS管P4的漏极、第五NMOS管N5的漏极和第九反相器I9的输入端连接，第三PMOS管P3的漏极和第四PMOS管P4的源极连接，第三PMOS管P3的栅极、第六NMOS管N6的栅极、第九反相器I9的输出端、第五PMOS管P5的漏极和第七NMOS管N7的漏极连接，第四PMOS管P4的栅极、第四NMOS管N4的栅极、第五PMOS管P5的栅极、第八NMOS管N8的栅极、第七反相器I7的输出端和第八反相器I8的输入端连接，第五PMOS管P5的源极、第七NMOS管N7的源极、第六PMOS管P6的漏极、第八NMOS管N8的漏极和第十反相器I10的输入端连接，第六PMOS管P6的源极、第八NMOS管N8的源极和第十一反相器I11的输出端连接，第三NMOS管N3的源极和第四NMOS管N4的漏极连接，第四NMOS管N4的源极接地，第五NMOS管N5的源极和第六NMOS管N6的漏极连接，第六NMOS管N6的源极接地，第七反相器I7的输入端为第一D触发器D1的时钟端，第十反相器I10的输出端、第十一反相器I11的输入端和第十二反相器I12的输入端连接，第十二反相器I12的输出端为第一D触发器D1的输出端；第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5和第六D触发器D6的结构与第一D触发器D1的结构相同。

本实施例中，如图5所示，每个读字行驱动器分别包括第九NMOS管N9、第十三反相器I13、第十四反相器I14、第十五反相器I15、第十六反相器I16、第十七反相器I17、第十八反相器I18、第十九反相器I19和第二十反相器I20；第九NMOS管N9的漏极接入第一电源电压VDD，第九NMOS管N9的源极和第十三反相器I13的输入端连接且其连接端为读字行驱动器的输入端，第九NMOS管N9的栅极、第十四反相器I14的输出端和第十五反相器I15的输入端连接，第十三反相器I13的输出端和第十四反相器I14的输入端连接，第十五反相器I15的输出端、第十六反相器I16的输入端和第十七反相器I17的输入端连接且其连接端为读字行驱动器的控制端，第十六反相器I16的输出端为读字行驱动器的反相控制端，第十七反相器I17的输出端和第十八反相器I18的输入端连接，第十八反相器I18的输出端和第十九反相器I19的输入端连接，第十九反相器I19的输出端和第二十反相器I20的输入端连接，第二十反相器I20的输出端为读字行驱动器的输出端。

对本发明的基于CNFET的三值SRAM-PUF电路的三值SRAM-PUF单元电路进行仿真，其蒙特卡洛仿真波形如图6所示。分析图6可知，本发明的CNFET三值SRAM-PUF单元电路随机输出的逻辑值“0”、“1”、“2”比例接近1：1：1，反映了其良好的随机性。

Claims (5)

1.一种基于CNFET的三值SRAM-PUF电路，其特征在于包括4个D触发器、4-16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块，每个所述的D触发器分别具有时钟端、输入端和输出端，所述的4-16译码器具有4位输入端和16位输出端，所述的4-16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个所述的读字行驱动器分别具有输入端、用于输出读控制信号的读控制端、用于输出读控制信号的反相信号的反相读控制端和用于输出读使能信号的输出端，每个所述的三值PUF数据生成及输出模块分别具有时钟端、输入端、读控制端、反相读控制端、第一输出端和第二输出端，将4个所述的D触发器分别称为第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端和16个所述的三值PUF数据生成及输出模块的时钟端连接且其连接端为所述的三值SRAM-PUF电路的时钟端，用于接入时钟信号；所述的第一D触发器的输出端和所述的4-16译码器的4位输入端中的第1位输入端连接，所述的第二D触发器的输出端和所述的4-16译码器的4位输入端中的第2位输入端连接，所述的第三D触发器的输出端和所述的4-16译码器的4位输入端中的第3位输入端连接，所述的第四D触发器的输出端和所述的4-16译码器的4位输入端中的第4位输入端连接，所述的4-16译码器的16位输出端中的第j位输出端与第j个所述的读字行驱动器的输入端连接，j＝1，2，…，16；第j个所述的读字行驱动器的读控制端和第j个所述的三值PUF数据生成及输出模块的读控制端连接，第j个所述的读字行驱动器的反相读控制端和第j个所述的三值PUF数据生成及输出模块的反相读控制端连接，第j个所述的读字行驱动器的输出端和第j个所述的三值PUF数据生成及输出模块的输入端连接。

2.根据权利要求1所述的一种基于CNFET的三值SRAM-PUF电路，其特征在于每个所述的三值PUF数据生成及输出模块分别包括三值SRAM-PUF单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第一NMOS管、第二NMOS管、第五D触发器和第六D触发器，所述的三值SRAM-PUF单元具有输入端、反相输入端和输出端，所述的第五D触发器和所述的第六D触发器分别具有时钟端、输入端和输出端，所述的三值SRAM-PUF单元的输入端为所述的三值PUF数据生成及输出模块的读控制端，所述的三值SRAM-PUF单元的反相输入端为所述的三值PUF数据生成及输出模块的反相读控制端，所述的三值SRAM-PUF单元的输出端、所述的第一反相器的输入端和所述的第二反相器的输入端连接，所述的第一反相器的输出端和所述的第一NMOS管的漏极连接，所述的第二反相器的输出端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的第五D触发器的输入端连接，所述的第二NMOS管的源极和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第六D触发器的输入端连接，所述的第五D触发器的输出端为所述的三值PUF数据生成及输出模块的第一输出端，所述的第六D触发器的输出端为所述的三值PUF数据生成及输出模块的第二输出端，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的三值PUF数据生成及输出模块的输入端，所述的第五D触发器的时钟端和所述的第六D触发器的时钟端连接且其连接端为所述的三值PUF数据生成及输出模块的时钟端。

3.根据权利要求2所述的一种基于CNFET的三值SRAM-PUF电路，其特征在于所述的三值SRAM-PUF单元包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管和第十CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第五CNFET管、所述的第八CNFET管和所述的第九CNFET管均为P型CNFET管，所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第七CNFET管和所述的第十CNFET管均为N型CNFET管；所述的第一CNFET管的源极、所述的第三CNFET管的源极和所述的第五CNFET管的源极接入第一电源电压，所述的第七CNFET管的漏极接入第二电源电压，所述的第二电源电压为所述的第一电源电压的一半；所述的第一CNFET管的栅极、所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第四CNFET管的栅极、所述的第五CNFET管的漏极、所述的第六CNFET管的漏极、所述的第八CNFET管的漏极、所述的第九CNFET管的漏极和所述的第十CNFET管的漏极连接，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极、所述的第六CNFET管的栅极和所述的第八CNFET管的栅极连接，所述的第二CNFET管的源极接地，所述的第三CNFET管的漏极、所述的第四CNFET管的漏极、所述的第五CNFET管的栅极和所述的第七CNFET管的栅极连接，所述的第四CNFET管的源极接地，所述的第六CNFET管的源极接地，所述的第七CNFET管的源极和所述的第八CNFET管的源极连接，所述的第九CNFET管的源极和所述的第十CNFET管的源极连接且其连接端为所述的三值SRAM-PUF单元的输出端，所述的第九CNFET管的栅极为所述的三值SRAM-PUF单元的反相输入端，所述的第十CNFET管的栅极为所述的三值SRAM-PUF单元的输入端；

所述的第一CNFET管的手性向量为(11,0)，所述的第二CNFET管的手性向量为(16,0)，所述的第三CNFET管的手性向量为(19,0)，所述的第四CNFET管的手性向量为(10,0)，所述的第五CNFET管的手性向量为(13,0)，所述的第六CNFET管的手性向量为(13,0)，所述的第七CNFET管的手性向量为(19,0)，所述的第八CNFET管的手性向量为(19,0)，所述的第九CNFET管的手性向量为(10,0)，所述的第十CNFET管的手性向量为(10,0)。

4.根据权利要求2所述的一种基于CNFET的三值SRAM-PUF电路，其特征在于所述的第一D触发器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器和第十二反相器；所述的第一PMOS管的源极和所述的第三PMOS管的源极接入第一电源电压，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第六PMOS管的栅极、所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第八反相器的输出端连接，所述的第二PMOS管的栅极和所述的第三NMOS管的栅极连接且连接端为所述的第一D触发器的输入端，所述的第二PMOS管的漏极、所述的第三NMOS管的漏极、所述的第四PMOS管的漏极、所述的第五NMOS管的漏极和所述的第九反相器的输入端连接，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第六NMOS管的栅极、所述的第九反相器的输出端、所述的第五PMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第四PMOS管的栅极、所述的第四NMOS管的栅极、所述的第五PMOS管的栅极、所述的第八NMOS管的栅极、所述的第七反相器的输出端和所述的第八反相器的输入端连接，所述的第五PMOS管的源极、所述的第七NMOS管的源极、所述的第六PMOS管的漏极、所述的第八NMOS管的漏极和所述的第十反相器的输入端连接，所述的第六PMOS管的源极、所述的第八NMOS管的源极和所述的第十一反相器的输出端连接，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的源极接地，所述的第七反相器的输入端为所述的第一D触发器的时钟端，所述的第十反相器的输出端、所述的第十一反相器的输入端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端为所述的第一D触发器的输出端；所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器的结构与所述的第一D触发器的结构相同。

5.根据权利要求1所述的一种基于CNFET的三值SRAM-PUF电路，其特征在于每个所述的读字行驱动器分别包括第九NMOS管、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器和第二十反相器；所述的第九NMOS管的漏极接入第一电源电压，所述的第九NMOS管的源极和所述的第十三反相器的输入端连接且其连接端为所述的读字行驱动器的输入端，所述的第九NMOS管的栅极、所述的第十四反相器的输出端和所述的第十五反相器的输入端连接，所述的第十三反相器的输出端和所述的第十四反相器的输入端连接，所述的第十五反相器的输出端、所述的第十六反相器的输入端和所述的第十七反相器的输入端连接且其连接端为所述的读字行驱动器的控制端，所述的第十六反相器的输出端为所述的读字行驱动器的反相控制端，所述的第十七反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端为所述的读字行驱动器的输出端。