CN109325371A - 基于cnfet的延迟型三值puf电路 - Google Patents

Abstract

本发明公开了一种基于CNFET的延迟型三值PUF电路，包括n个结构相同的延迟模块和三值单边沿脉冲式D触发器，每个延迟模块分别包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管和第十六CNFET管；优点是具有较高的随机性和秘钥复杂度。

Description

基于CNFET的延迟型三值PUF电路

技术领域

本发明涉及一种延迟型三值PUF电路，尤其是涉及一种基于CNFET的延迟型三值PUF电路。

背景技术

物理不可克隆函数(PhysicalUnclonableFunction,PUF)电路利用IC制造过程中随机产生的工艺偏差生成密钥，可广泛应用于密码系统。由于工艺偏差的随机性，结构完全相同的芯片在相同激励作用下，输出响应不同。PUF电路的上述特性使其具有以下优点：1、即使攻击者了解芯片的结构，也难以克隆出具有完全相同输出响应的PUF电路；2、将PUF电路应用到具体密码算法中，能够防御多种传统的攻击模式。PUF电路已经被广泛研究并应用于密钥生成、身份识别、射频识别(Radio Frequency IDentification,RFID)系统和数字知识产权保护等领域。

在传统硅PUF电路中，互连线寄生效应带来的门延时、互连线串扰等问题随着特征尺寸缩小到纳米量级而越来越严重，严重影响了PUF电路的随机性，而PUF电路的随机性影响其不可克隆性，因此提高电路随机性变得十分重要。同时，在PUF电路中，密钥复杂度与激励响应对(challenge-responsepairs,CPRs)的数量成正比关系，即激励-响应对数越多，密钥复杂度越高。然而，研究表明在二值PUF电路中，增加激励-响应对数，必定会增加芯片面积。在n位PUF电路中，二值PUF电路的激励-响应对数为2n。三值逻辑其信号取值为“0”、“1”、“2”，n位PUF电路的激励-响应对数为3n，即激励-响应对数为二值PUF的1.5n倍。因此，在相同位数下三值PUF具有更高的密钥复杂度。

碳纳米管(Carbon Nanotube,CNT)的超长自由程，使其拥有弹道传输性，由于准一维结构，CNTs相比三维体硅和二维绝缘衬底上的硅具有更好的电子控制能力。碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)以CNT为导电沟道，具有优异的电子控制能力。

鉴此，结合碳纳米场效应晶体管和三值技术来设计PUF电路，对于提高PUF电路的随机性和秘钥复杂度具有重要的意义。

发明内容

本发明所要解决的技术问题是提供一种具有较高的随机性和秘钥复杂度的基于CNFET的延迟型三值PUF电路。

本发明解决上述技术问题所采用的技术方案为：一种基于CNFET的延迟型三值PUF电路，包括n个结构相同的延迟模块和三值单边沿脉冲式D触发器，n为大于等于2的整数，每个所述的延迟模块具有第一输入端、第二输入端、第一输出端和第二输出端，所述的三值单边沿脉冲式D触发器具有输入端、时钟端和输出端；第1个所述的延迟模块的第一输入端和第二输入端连接且其连接端为所述的延迟型三值PUF电路的输入端，第m个所述的延迟模块的第一输出端和第m+1个所述的延迟模块的第一输入端连接，第m个所述的延迟模块的第二输出端和第m+1个所述的延迟模块的第二输入端连接，m＝1,2，…，n-1，第n个所述的延迟模块的第一输出端和所述的三值单边沿脉冲式D触发器的输入端连接，第n个所述的延迟模块的第二输出端和所述的三值单边沿脉冲式D触发器的时钟端连接，所述的三值单边沿脉冲式D触发器的输出端为所述的延迟型三值PUF电路的输出端，每个所述的延迟模块分别包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管和第十六CNFET管，所述的第一CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第九CNFET管、所述的第十一CNFET管、所述的第十二CNFET管、所述的第十三CNFET管和所述的第十五CNFET管均为P型CNFET管，所述的第二CNFET管、所述的第六CNFET管、所述的第八CNFET管、所述的第十CNFET管、所述的第十四CNFET管和所述的第十六CNFET管均为N型CNFET管，所述的第一CNFET管的源极、所述的第五CNFET管的源极、所述的第七CNFET管的源极、所述的第九CNFET管的源极、所述的第十三CNFET管的源极和所述的第十五CNFET管的源极均接入第一电源，所述的第三CNFET管的源极和所述的第十一CNFET管的源极均接入第二电源，所述的第一电源的电压值是所述的第二电源的电压值的两倍；所述的第一CNFET管的栅极、所述的第二CNFET管的栅极、所述的第五CNFET管的栅极、所述的第六CNFET管的栅极、所述的第七CNFET管的栅极和所述的第八CNFET管的栅极连接且其连接端为所述的延迟模块的第一输入端，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极和所述的第四CNFET管的漏极连接且其连接端为所述的延迟模块的第一输出端，所述的第二CNFET管的源极接地，所述的第三CNFET管的漏极和所述的第四CNFET管的源极连接，所述的第三CNFET管的栅极、所述的第七CNFET管的漏极和所述的第八CNFET管的漏极连接，所述的第八CNFET管的源极接地，所述的第四CNFET管的栅极、所述的第五CNFET管的漏极和所述的第六CNFET管的漏极连接，所述的第六CNFET管的源极接地；所述的第九CNFET管的栅极、所述的第十CNFET管的栅极、所述的第十三CNFET管的栅极、所述的第十四CNFET管的栅极、所述的第十五CNFET管的栅极和所述的第十六CNFET管的栅极连接且其连接端为所述的延迟模块的第二输入端，所述的第九CNFET管的漏极、所述的第十CNFET管的漏极和所述的第十二CNFET管的漏极连接且其连接端为所述的延迟模块的第二输出端，所述的第十CNFET管的源极接地，所述的第十一CNFET管的漏极和所述的第十二CNFET管的源极连接，所述的第十一CNFET管的栅极、所述的第十五CNFET管的漏极和所述的第十六CNFET管的漏极连接，所述的第十六CNFET管的源极接地，所述的第十二CNFET管的栅极、所述的第十三CNFET管的漏极和所述的第十四CNFET管的漏极连接，所述的第十四CNFET管的源极接地。

所述的第一CNFET管的手性矢量为(7，2)，所述的第二CNFET管的手性矢量为(7，2)，所述的第三CNFET管的手性矢量为(23，3)，所述的第四CNFET管的手性矢量为(23，3)，所述的第五CNFET管的手性矢量为(23，3)，所述的第六CNFET管的手性矢量为(7，2)，所述的第七CNFET管的手性矢量为(7，2)，所述的第八CNFET管的手性矢量为(23，3)，所述的第九CNFET管的手性矢量为(7，2)，所述的第十CNFET管的手性矢量为(7，2)，所述的第十一CNFET管的手性矢量为(23，3)，所述的第十二CNFET管的手性矢量为(23，3)，所述的第十三CNFET管的手性矢量为(23，3)，所述的第十四CNFET管的手性矢量为(7，2)，所述的第十五CNFET管的手性矢量为(7，2)，所述的第十六CNFET管的手性矢量为(23，3)。

所述的三值单边沿脉冲式D触发器包括第十七CNFET管、第十八CNFET管、第十九CNFET管、第二十CNFET管、第二十一CNFET管、第二十二CNFET管、第二十三CNFET管、第二十四CNFET管、第二十五CNFET管、第二十六CNFET管、第二十七CNFET管、第二十八CNFET管、第二十九CNFET管、第三十CNFET管、第三十一CNFET管、第三十二CNFET管、第三十三CNFET管、第三十四CNFET管、第三十五CNFET管、第三十六CNFET管、第三十七CNFET管、第一反相器和第二反相器；所述的第十七CNFET管、所述的第十九CNFET管、所述的第二十CNFET管、所述的第二十三CNFET管、所述的第二十六CNFET管、所述的第二十七CNFET管、所述的第三十CNFET管、所述的第三十二CNFET管、所述的第三十三CNFET管和所述的第三十六CNFET管均为P型CNFET管，所述的第十八CNFET管、所述的第二十一CNFET管、所述的第二十二CNFET管、所述的第二十四CNFET管、所述的第二十五CNFET管、所述的第二十八CNFET管、所述的第二十九CNFET管、所述的第三十一CNFET管、所述的第三十四CNFET管、所述的第三十五CNFET管和所述的第三十七CNFET管均为N型CNFET管；所述的第十七CNFET管的源极、所述的第十九CNFET管的源极、所述的第二十CNFET管的源极、所述的第二十三CNFET管的源极、所述的第二十六CNFET管的源极、所述的第三十二CNFET管的源极和所述的第三十六CNFET管的源极均接入第一电源，所述的第三十CNFET管的源极接入第二电源；所述的第十七CNFET管的栅极、所述的第十八CNFET管的栅极、所述的第二十CNFET管的栅极、所述的第二十二CNFET管的栅极、所述的第二十六CNFET管的栅极和所述的第二十九CNFET管的栅极连接且其连接端为所述的三值单边沿脉冲型D触发器的输入端，所述的第十七CNFET管的漏极、所述的第十八CNFET管的漏极、所述的第十九CNFET管的栅极和所述的第二十一CNFET管的栅极连接，所述的第十八CNFET管的源极接地，所述的第十九CNFET管的漏极、所述的第二十CNFET管的漏极、所述的第二十一CNFET管的漏极和所述的第三十CNFET管的栅极连接，所述的第二十一CNFET管的源极和所述的第二十二CNFET管的漏极连接，所述的第二十二CNFET管的源极接地，所述的第二十三CNFET管的栅极接地，所述的第二十三CNFET管的漏极、所述的第二十四CNFET管的漏极、所述的第二十七CNFET管的栅极和所述的第一反相器的输入端连接，所述的第二十四CNFET管的栅极和所述的第二反相器的输入端且其连接端为所述的三值单边沿脉冲型D触发器的时钟端，所述的第二十四CNFET管的源极和所述的第二十五CNFET管的漏极连接，所述的第二十五CNFET管的源极接地，所述的第二十五CNFET管的栅极和所述的第二反相器的输出端连接，所述的第二十六CNFET管的漏极和所述的第二十七CNFET管的源极连接，所述的第二十七CNFET管的漏极、所述的第二十八CNFET管的漏极、所述的第三十一CNFET管的源极、所述的第三十二CNFET管的栅极、所述的第三十四CNFET管的栅极、所述的第三十六CNFET管的栅极和所述的第三十七CNFET管的栅极连接，所述的第二十八CNFET管的源极和所述的第二十九CNFET管的漏极连接，所述的第二十八CNFET管的栅极、所述的第三十一CNFET管的栅极和所述的第一反相器的输出端连接，所述的第二十九CNFET管的源极接地，所述的第三十CNFET管的漏极和所述的第三十一CNFET管的漏极连接，所述的第三十二CNFET管的漏极和所述的第三十三CNFET管的源极连接，所述的第三十三CNFET管的漏极、所述的第三十三CNFET管的栅极、所述的第三十四CNFET管的漏极、所述的第三十四CNFET管的栅极、所述的第三十六CNFET管的漏极和所述的第三十七CNFET管的漏极连接且其连接端为所述的三值单边沿脉冲型D触发器的输出端，所述的第三十四CNFET管的源极和所述的第三十五CNFET管的漏极连接，所述的第三十五CNFET管的源极接地，所述的第三十七CNFET管的源极接地。该三值单边沿脉冲式D触发器中，第二十三CNFET管的漏极、第二十四CNFET管的漏极、第二十七CNFET管的栅极和第一反相器的输入端的连接节点生成脉冲信号第一反相器的输出端生成脉冲信号clkp，当脉冲信号clkp为高电平时，第二十八CNFET管和第三十一CNFET管导通，当为低电平，第二十七CNFET管导通，当三值单边沿脉冲式D触发器的输入端接入的信号为“0”时，第二十六CNFET管导通，第二十九CNFET管截止，此时经文字运算在第十九CNFET管的漏极输出“2”，第三十CNFET管截止，第二十七CNFET管、第二十八CNFET管、第三十一CNFET管、第三十二CNFET管、第三十五CNFET管、第三十六CNFET管和第三十七CNFET管的连接节点处输出“2”，同理，当三值单边沿脉冲式D触发器的输入端接入的信号为“1”时，第二十六CNFET管和第二十九CNFET管截止，第三十CNFET管导通，第二十七CNFET管、第二十八CNFET管、第三十一CNFET管、第三十二CNFET管、第三十五CNFET管、第三十六CNFET管和第三十七CNFET管的连接节点处输出“1”，当三值单边沿脉冲式D触发器的输入端接入的信号为“2”时，第二十六CNFET管和第三十CNFET管截止，第二十九CNFET管导通，第二十六CNFET管和第三十CNFET管截止，第二十九CNFET管导通，第二十七CNFET管、第二十八CNFET管、第三十一CNFET管、第三十二CNFET管、第三十五CNFET管、第三十六CNFET管和第三十七CNFET管的连接节点处输出“0”；当clkp为低电平时，工作原理与其为高电平时类似，由此实现触发器功能，通过竞争在其输出端生成三值输出响应数据，结构简单，可靠性高。

所述的第十七CNFET管的手性矢量为(23，3)，所述的第十八CNFET管的手性矢量为(7，2)，所述的第十九CNFET管的手性矢量为(7，2)，所述的第二十CNFET管的手性矢量为(7，2)，所述的第二十一CNFET管的手性矢量为(7，2)，所述的第二十二CNFET管的手性矢量为(23，3)，所述的第二十三CNFET管的手性矢量为(8，0)，所述的第二十四CNFET管的手性矢量为(23，3)，所述的第二十五CNFET管的手性矢量为(23，3)，所述的第二十六CNFET管的手性矢量为(7，2)，所述的第二十七CNFET管的手性矢量为(13，0)，所述的第二十八CNFET管的手性矢量为(13，0)，所述的第二十九CNFET管的手性矢量为(7，2)，所述的第三十CNFET管的手性矢量为(23，3)，所述的第三十一CNFET管的手性矢量为(23，3)，所述的第三十二CNFET管的手性矢量为(23，3)，所述的第三十三CNFET管的手性矢量为(13，0)，所述的第三十四CNFET管的手性矢量为(13，0)，所述的第三十五CNFET管的手性矢量为(23，3)，所述的第三十六CNFET管的手性矢量为(7，2)，所述的第三十七CNFET管的手性矢量为(7，2)。

与现有技术相比，本发明的优点在于通过n个结构相同的延迟模块和三值单边沿脉冲式D触发器构成基于CNFET的延迟型三值PUF电路，每个延迟模块分别包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管和第十六CNFET管，其中第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管和第八CNFET管构成能第一个三值反相器，第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管和第十六CNFET管构成第二个三值反相器，第一个三值反相器和第二个三值反相器的结构完全相同，第一个三值反相器作为延迟模块的第一个延迟路线，第二个三值反相器作为延迟模块的第二个延迟路线，激励信号分别输入到第1个延迟模块的第一个延迟路线和第二个延迟路线中后依次延时传递直至第n个延迟模块的第一输出端和第二输出端输出，每个延迟模块中，当激励信号为逻辑“0”及低电平时，第一个延迟路线中的第七CNFET管、第五CNFET管和第一CNFET管导通，第二CNFET管、第六CNFET管和第八CNFET管截止，此时第一个延迟线路输出逻辑“2”，同理，当激励信号为逻辑1时，第一CNFET管、第二CNFET管、第五CNFET管和第八CNFET管导通，第六CNFET管和第七CNFET管截止，由传输理论可知此时第三CNFET管至第八MOSA管所构成的电路可等效成一个电阻构成的高阻传输分支，最后以VDD/2输出，此时第一个延迟线路输出逻辑“1”，当激励信号为逻辑“2”时，第一CNFET管、第五CNFET管和第七CNFET管截止，第二CNFET管、第六CNFET管和第八CNFET管导通，此时第一个延迟线路输出逻辑“0”，第二个延迟线路的工作原理与第一个延迟路线的工作原理完全相同，激励信号经由n个延迟模块进行延迟处理后生成两路信号分别输入到三值单边沿脉冲式D触发器的输入端和时钟端，在三值单边沿脉冲式D触发器的竞争下获得随机的且不可克隆的逻辑值“0”、“1”、“2”并输出，实现三值信号的输出，由此本发明的基于CNFET的延迟型三值PUF电路在实现三值PUF功能的基础上，具有较高的随机性和秘钥复杂度。

附图说明

图1为本发明的基于CNFET的延迟型三值PUF电路的结构框图；

图2为本发明的基于CNFET的延迟型三值PUF电路的延迟模块的电路图；

图3为本发明的基于CNFET的延迟型三值PUF电路的三值单边沿脉冲型D触发器的电路图。

图4为本发明的基于CNFET的延迟型三值PUF电路的输出响应仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1和图2所示，一种基于CNFET的延迟型三值PUF电路，包括n个结构相同的延迟模块和三值单边沿脉冲式D触发器，n为大于等于2的整数，每个延迟模块具有第一输入端、第二输入端、第一输出端和第二输出端，三值单边沿脉冲式D触发器具有输入端、时钟端和输出端；第1个延迟模块的第一输入端和第二输入端连接且其连接端为延迟型三值PUF电路的输入端，第m个延迟模块的第一输出端和第m+1个延迟模块的第一输入端连接，第m个延迟模块的第二输出端和第m+1个延迟模块的第二输入端连接，m＝1,2，…，n-1，第n个延迟模块的第一输出端和三值单边沿脉冲式D触发器的输入端连接，第n个延迟模块的第二输出端和三值单边沿脉冲式D触发器的时钟端连接，三值单边沿脉冲式D触发器的输出端为延迟型三值PUF电路的输出端，每个延迟模块分别包括第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六CNFET管N6、第七CNFET管N7、第八CNFET管N8、第九CNFET管N9、第十CNFET管N10、第十一CNFET管N11、第十二CNFET管N12、第十三CNFET管N13、第十四CNFET管N14、第十五CNFET管N15和第十六CNFET管N16，第一CNFET管N1、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第七CNFET管N7、第九CNFET管N9、第十一CNFET管N11、第十二CNFET管N12、第十三CNFET管N13和第十五CNFET管N15均为P型CNFET管，第二CNFET管N2、第六CNFET管N6、第八CNFET管N8、第十CNFET管N10、第十四CNFET管N14和第十六CNFET管N16均为N型CNFET管，第一CNFET管N1的源极、第五CNFET管N5的源极、第七CNFET管N7的源极、第九CNFET管N9的源极、第十三CNFET管N13的源极和第十五CNFET管N15的源极均接入第一电源VDD，第三CNFET管N3的源极和第十一CNFET管N11的源极均接入第二电源VDD/2，第一电源VDD的电压值是第二电源VDD/2的电压值的两倍；第一CNFET管N1的栅极、第二CNFET管N2的栅极、第五CNFET管N5的栅极、第六CNFET管N6的栅极、第七CNFET管N7的栅极和第八CNFET管N8的栅极连接且其连接端为延迟模块的第一输入端，第一CNFET管N1的漏极、第二CNFET管N2的漏极和第四CNFET管N4的漏极连接且其连接端为延迟模块的第一输出端，第二CNFET管N2的源极接地，第三CNFET管N3的漏极和第四CNFET管N4的源极连接，第三CNFET管N3的栅极、第七CNFET管N7的漏极和第八CNFET管N8的漏极连接，第八CNFET管N8的源极接地，第四CNFET管N4的栅极、第五CNFET管N5的漏极和第六CNFET管N6的漏极连接，第六CNFET管N6的源极接地；第九CNFET管N9的栅极、第十CNFET管N10的栅极、第十三CNFET管N13的栅极、第十四CNFET管N14的栅极、第十五CNFET管N15的栅极和第十六CNFET管N16的栅极连接且其连接端为延迟模块的第二输入端，第九CNFET管N9的漏极、第十CNFET管N10的漏极和第十二CNFET管N12的漏极连接且其连接端为延迟模块的第二输出端，第十CNFET管N10的源极接地，第十一CNFET管N11的漏极和第十二CNFET管N12的源极连接，第十一CNFET管N11的栅极、第十五CNFET管N15的漏极和第十六CNFET管N16的漏极连接，第十六CNFET管N16的源极接地，第十二CNFET管N12的栅极、第十三CNFET管N13的漏极和第十四CNFET管N14的漏极连接，第十四CNFET管N14的源极接地。

本实施例中，第一CNFET管N1的手性矢量为(7，2)，第二CNFET管N2的手性矢量为(7，2)，第三CNFET管N3的手性矢量为(23，3)，第四CNFET管N4的手性矢量为(23，3)，第五CNFET管N5的手性矢量为(23，3)，第六CNFET管N6的手性矢量为(7，2)，第七CNFET管N7的手性矢量为(7，2)，第八CNFET管N8的手性矢量为(23，3)，第九CNFET管N9的手性矢量为(7，2)，第十CNFET管N10的手性矢量为(7，2)，第十一CNFET管N11的手性矢量为(23，3)，第十二CNFET管N12的手性矢量为(23，3)，第十三CNFET管N13的手性矢量为(23，3)，第十四CNFET管N14的手性矢量为(7，2)，第十五CNFET管N15的手性矢量为(7，2)，第十六CNFET管N16的手性矢量为(23，3)。

本实施例中，手性矢量为(23,3)的CNFET阈值电压为0.226V，手性矢量为(7,2)的CNFET阈值电压为0.68V，第一电源VDD为0.9V，第二电源VDD/2为0.45V。

实施例二：本实施例与实施例一基本相同，区别在于：如图3所示，本实施例中，三值单边沿脉冲式D触发器包括第十七CNFET管N17、第十八CNFET管N18、第十九CNFET管N19、第二十CNFET管N20、第二十一CNFET管N21、第二十二CNFET管N22、第二十三CNFET管N23、第二十四CNFET管N24、第二十五CNFET管N25、第二十六CNFET管N26、第二十七CNFET管N27、第二十八CNFET管N28、第二十九CNFET管N29、第三十CNFET管N30、第三十一CNFET管N31、第三十二CNFET管N32、第三十三CNFET管N33、第三十四CNFET管N34、第三十五CNFET管N35、第三十六CNFET管N36、第三十七CNFET管N37、第一反相器F1和第二反相器F2；第十七CNFET管N17、第十九CNFET管N19、第二十CNFET管N20、第二十三CNFET管N23、第二十六CNFET管N26、第二十七CNFET管N27、第三十CNFET管N30、第三十二CNFET管N32、第三十三CNFET管N33和第三十六CNFET管N36均为P型CNFET管，第十八CNFET管N18、第二十一CNFET管N21、第二十二CNFET管N22、第二十四CNFET管N24、第二十五CNFET管N25、第二十八CNFET管N28、第二十九CNFET管N29、第三十一CNFET管N31、第三十四CNFET管N34、第三十五CNFET管N35和第三十七CNFET管N37均为N型CNFET管；第十七CNFET管N17的源极、第十九CNFET管N19的源极、第二十CNFET管N20的源极、第二十三CNFET管N23的源极、第二十六CNFET管N26的源极、第三十二CNFET管N32的源极和第三十六CNFET管N36的源极均接入第一电源VDD，第三十CNFET管N30的源极接入第二电源VDD/2；第十七CNFET管N17的栅极、第十八CNFET管N18的栅极、第二十CNFET管N20的栅极、第二十二CNFET管N22的栅极、第二十六CNFET管N26的栅极和第二十九CNFET管N29的栅极连接且其连接端为三值单边沿脉冲型D触发器的输入端，第十七CNFET管N17的漏极、第十八CNFET管N18的漏极、第十九CNFET管N19的栅极和第二十一CNFET管N21的栅极连接，第十八CNFET管N18的源极接地，第十九CNFET管N19的漏极、第二十CNFET管N20的漏极、第二十一CNFET管N21的漏极和第三十CNFET管N30的栅极连接，第二十一CNFET管N21的源极和第二十二CNFET管N22的漏极连接，第二十二CNFET管N22的源极接地，第二十三CNFET管N23的栅极接地，第二十三CNFET管N23的漏极、第二十四CNFET管N24的漏极、第二十七CNFET管N27的栅极和第一反相器F1的输入端连接，第二十四CNFET管N24的栅极和第二反相器F2的输入端且其连接端为三值单边沿脉冲型D触发器的时钟端，第二十四CNFET管N24的源极和第二十五CNFET管N25的漏极连接，第二十五CNFET管N25的源极接地，第二十五CNFET管N25的栅极和第二反相器F2的输出端连接，第二十六CNFET管N26的漏极和第二十七CNFET管N27的源极连接，第二十七CNFET管N27的漏极、第二十八CNFET管N28的漏极、第三十一CNFET管N31的源极、第三十二CNFET管N32的栅极、第三十四CNFET管N34的栅极、第三十六CNFET管N36的栅极和第三十七CNFET管N37的栅极连接，第二十八CNFET管N28的源极和第二十九CNFET管N29的漏极连接，第二十八CNFET管N28的栅极、第三十一CNFET管N31的栅极和第一反相器F1的输出端连接，第二十九CNFET管N29的源极接地，第三十CNFET管N30的漏极和第三十一CNFET管N31的漏极连接，第三十二CNFET管N32的漏极和第三十三CNFET管N33的源极连接，第三十三CNFET管N33的漏极、第三十三CNFET管N33的栅极、第三十四CNFET管N34的漏极、第三十四CNFET管N34的栅极、第三十六CNFET管N36的漏极和第三十七CNFET管N37的漏极连接且其连接端为三值单边沿脉冲型D触发器的输出端，第三十四CNFET管N34的源极和第三十五CNFET管N35的漏极连接，第三十五CNFET管N35的源极接地，第三十七CNFET管N37的源极接地。

本实施例中，第十七CNFET管N17的手性矢量为(23，3)，第十八CNFET管N18的手性矢量为(7，2)，第十九CNFET管N19的手性矢量为(7，2)，第二十CNFET管N20的手性矢量为(7，2)，第二十一CNFET管N21的手性矢量为(7，2)，第二十二CNFET管N22的手性矢量为(23，3)，第二十三CNFET管N23的手性矢量为(8，0)，第二十四CNFET管N24的手性矢量为(23，3)，第二十五CNFET管N25的手性矢量为(23，3)，第二十六CNFET管N26的手性矢量为(7，2)，第二十七CNFET管N27的手性矢量为(13，0)，第二十八CNFET管N28的手性矢量为(13，0)，第二十九CNFET管N29的手性矢量为(7，2)，第三十CNFET管N30的手性矢量为(23，3)，第三十一CNFET管N31的手性矢量为(23，3)，第三十二CNFET管N32的手性矢量为(23，3)，第三十三CNFET管N33的手性矢量为(13，0)，第三十四CNFET管N34的手性矢量为(13，0)，第三十五CNFET管N35的手性矢量为(23，3)，第三十六CNFET管N36的手性矢量为(7，2)，第三十七CNFET管N37的手性矢量为(7，2)。

本实施例中，手性矢量为(23,3)的CNFET阈值电压为0.226V，手性矢量为(7,2)的CNFET阈值电压为0.68V，第一电源VDD为0.9V，第二电源VDD/2为0.45V。

采用HSPICE仿真软件对本发明的基于CNFET的延迟型三值PUF电路进行300次Monte Carlo仿真，本发明的输出响应仿真波形如图4所示。分析图4可知，本发明的输出响应中，逻辑“0”出现的次数为91次，逻辑“1”出现的次数为108次，逻辑“2”出现的次数为101次，分别占比为30.3％、36％和33.7％，较接近理想值33.3％，随机性较好。

Claims (4)

1.一种基于CNFET的延迟型三值PUF电路，其特征在于包括n个结构相同的延迟模块和三值单边沿脉冲式D触发器，n为大于等于2的整数，每个所述的延迟模块具有第一输入端、第二输入端、第一输出端和第二输出端，所述的三值单边沿脉冲式D触发器具有输入端、时钟端和输出端；第1个所述的延迟模块的第一输入端和第二输入端连接且其连接端为所述的延迟型三值PUF电路的输入端，第m个所述的延迟模块的第一输出端和第m+1个所述的延迟模块的第一输入端连接，第m个所述的延迟模块的第二输出端和第m+1个所述的延迟模块的第二输入端连接，m＝1,2，…，n-1，第n个所述的延迟模块的第一输出端和所述的三值单边沿脉冲式D触发器的输入端连接，第n个所述的延迟模块的第二输出端和所述的三值单边沿脉冲式D触发器的时钟端连接，所述的三值单边沿脉冲式D触发器的输出端为所述的延迟型三值PUF电路的输出端，每个所述的延迟模块分别包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管和第十六CNFET管，所述的第一CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第九CNFET管、所述的第十一CNFET管、所述的第十二CNFET管、所述的第十三CNFET管和所述的第十五CNFET管均为P型CNFET管，所述的第二CNFET管、所述的第六CNFET管、所述的第八CNFET管、所述的第十CNFET管、所述的第十四CNFET管和所述的第十六CNFET管均为N型CNFET管，所述的第一CNFET管的源极、所述的第五CNFET管的源极、所述的第七CNFET管的源极、所述的第九CNFET管的源极、所述的第十三CNFET管的源极和所述的第十五CNFET管的源极均接入第一电源，所述的第三CNFET管的源极和所述的第十一CNFET管的源极均接入第二电源，所述的第一电源的电压值是所述的第二电源的电压值的两倍；所述的第一CNFET管的栅极、所述的第二CNFET管的栅极、所述的第五CNFET管的栅极、所述的第六CNFET管的栅极、所述的第七CNFET管的栅极和所述的第八CNFET管的栅极连接且其连接端为所述的延迟模块的第一输入端，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极和所述的第四CNFET管的漏极连接且其连接端为所述的延迟模块的第一输出端，所述的第二CNFET管的源极接地，所述的第三CNFET管的漏极和所述的第四CNFET管的源极连接，所述的第三CNFET管的栅极、所述的第七CNFET管的漏极和所述的第八CNFET管的漏极连接，所述的第八CNFET管的源极接地，所述的第四CNFET管的栅极、所述的第五CNFET管的漏极和所述的第六CNFET管的漏极连接，所述的第六CNFET管的源极接地；所述的第九CNFET管的栅极、所述的第十CNFET管的栅极、所述的第十三CNFET管的栅极、所述的第十四CNFET管的栅极、所述的第十五CNFET管的栅极和所述的第十六CNFET管的栅极连接且其连接端为所述的延迟模块的第二输入端，所述的第九CNFET管的漏极、所述的第十CNFET管的漏极和所述的第十二CNFET管的漏极连接且其连接端为所述的延迟模块的第二输出端，所述的第十CNFET管的源极接地，所述的第十一CNFET管的漏极和所述的第十二CNFET管的源极连接，所述的第十一CNFET管的栅极、所述的第十五CNFET管的漏极和所述的第十六CNFET管的漏极连接，所述的第十六CNFET管的源极接地，所述的第十二CNFET管的栅极、所述的第十三CNFET管的漏极和所述的第十四CNFET管的漏极连接，所述的第十四CNFET管的源极接地。

2.根据权利要求1所述的一种基于CNFET的延迟型三值PUF电路，其特征在于于所述的第一CNFET管的手性矢量为(7，2)，所述的第二CNFET管的手性矢量为(7，2)，所述的第三CNFET管的手性矢量为(23，3)，所述的第四CNFET管的手性矢量为(23，3)，所述的第五CNFET管的手性矢量为(23，3)，所述的第六CNFET管的手性矢量为(7，2)，所述的第七CNFET管的手性矢量为(7，2)，所述的第八CNFET管的手性矢量为(23，3)，所述的第九CNFET管的手性矢量为(7，2)，所述的第十CNFET管的手性矢量为(7，2)，所述的第十一CNFET管的手性矢量为(23，3)，所述的第十二CNFET管的手性矢量为(23，3)，所述的第十三CNFET管的手性矢量为(23，3)，所述的第十四CNFET管的手性矢量为(7，2)，所述的第十五CNFET管的手性矢量为(7，2)，所述的第十六CNFET管的手性矢量为(23，3)。

3.根据权利要求1所述的一种基于CNFET的延迟型三值PUF电路，其特征在于所述的三值单边沿脉冲式D触发器包括第十七CNFET管、第十八CNFET管、第十九CNFET管、第二十CNFET管、第二十一CNFET管、第二十二CNFET管、第二十三CNFET管、第二十四CNFET管、第二十五CNFET管、第二十六CNFET管、第二十七CNFET管、第二十八CNFET管、第二十九CNFET管、第三十CNFET管、第三十一CNFET管、第三十二CNFET管、第三十三CNFET管、第三十四CNFET管、第三十五CNFET管、第三十六CNFET管、第三十七CNFET管、第一反相器和第二反相器；所述的第十七CNFET管、所述的第十九CNFET管、所述的第二十CNFET管、所述的第二十三CNFET管、所述的第二十六CNFET管、所述的第二十七CNFET管、所述的第三十CNFET管、所述的第三十二CNFET管、所述的第三十三CNFET管和所述的第三十六CNFET管均为P型CNFET管，所述的第十八CNFET管、所述的第二十一CNFET管、所述的第二十二CNFET管、所述的第二十四CNFET管、所述的第二十五CNFET管、所述的第二十八CNFET管、所述的第二十九CNFET管、所述的第三十一CNFET管、所述的第三十四CNFET管、所述的第三十五CNFET管和所述的第三十七CNFET管均为N型CNFET管；所述的第十七CNFET管的源极、所述的第十九CNFET管的源极、所述的第二十CNFET管的源极、所述的第二十三CNFET管的源极、所述的第二十六CNFET管的源极、所述的第三十二CNFET管的源极和所述的第三十六CNFET管的源极均接入第一电源，所述的第三十CNFET管的源极接入第二电源；所述的第十七CNFET管的栅极、所述的第十八CNFET管的栅极、所述的第二十CNFET管的栅极、所述的第二十二CNFET管的栅极、所述的第二十六CNFET管的栅极和所述的第二十九CNFET管的栅极连接且其连接端为所述的三值单边沿脉冲型D触发器的输入端，所述的第十七CNFET管的漏极、所述的第十八CNFET管的漏极、所述的第十九CNFET管的栅极和所述的第二十一CNFET管的栅极连接，所述的第十八CNFET管的源极接地，所述的第十九CNFET管的漏极、所述的第二十CNFET管的漏极、所述的第二十一CNFET管的漏极和所述的第三十CNFET管的栅极连接，所述的第二十一CNFET管的源极和所述的第二十二CNFET管的漏极连接，所述的第二十二CNFET管的源极接地，所述的第二十三CNFET管的栅极接地，所述的第二十三CNFET管的漏极、所述的第二十四CNFET管的漏极、所述的第二十七CNFET管的栅极和所述的第一反相器的输入端连接，所述的第二十四CNFET管的栅极和所述的第二反相器的输入端且其连接端为所述的三值单边沿脉冲型D触发器的时钟端，所述的第二十四CNFET管的源极和所述的第二十五CNFET管的漏极连接，所述的第二十五CNFET管的源极接地，所述的第二十五CNFET管的栅极和所述的第二反相器的输出端连接，所述的第二十六CNFET管的漏极和所述的第二十七CNFET管的源极连接，所述的第二十七CNFET管的漏极、所述的第二十八CNFET管的漏极、所述的第三十一CNFET管的源极、所述的第三十二CNFET管的栅极、所述的第三十四CNFET管的栅极、所述的第三十六CNFET管的栅极和所述的第三十七CNFET管的栅极连接，所述的第二十八CNFET管的源极和所述的第二十九CNFET管的漏极连接，所述的第二十八CNFET管的栅极、所述的第三十一CNFET管的栅极和所述的第一反相器的输出端连接，所述的第二十九CNFET管的源极接地，所述的第三十CNFET管的漏极和所述的第三十一CNFET管的漏极连接，所述的第三十二CNFET管的漏极和所述的第三十三CNFET管的源极连接，所述的第三十三CNFET管的漏极、所述的第三十三CNFET管的栅极、所述的第三十四CNFET管的漏极、所述的第三十四CNFET管的栅极、所述的第三十六CNFET管的漏极和所述的第三十七CNFET管的漏极连接且其连接端为所述的三值单边沿脉冲型D触发器的输出端，所述的第三十四CNFET管的源极和所述的第三十五CNFET管的漏极连接，所述的第三十五CNFET管的源极接地，所述的第三十七CNFET管的源极接地。

4.根据权利要求3所述的一种基于CNFET的延迟型三值PUF电路，其特征在于所述的第十七CNFET管的手性矢量为(23，3)，所述的第十八CNFET管的手性矢量为(7，2)，所述的第十九CNFET管的手性矢量为(7，2)，所述的第二十CNFET管的手性矢量为(7，2)，所述的第二十一CNFET管的手性矢量为(7，2)，所述的第二十二CNFET管的手性矢量为(23，3)，所述的第二十三CNFET管的手性矢量为(8，0)，所述的第二十四CNFET管的手性矢量为(23，3)，所述的第二十五CNFET管的手性矢量为(23，3)，所述的第二十六CNFET管的手性矢量为(7，2)，所述的第二十七CNFET管的手性矢量为(13，0)，所述的第二十八CNFET管的手性矢量为(13，0)，所述的第二十九CNFET管的手性矢量为(7，2)，所述的第三十CNFET管的手性矢量为(23，3)，所述的第三十一CNFET管的手性矢量为(23，3)，所述的第三十二CNFET管的手性矢量为(23，3)，所述的第三十三CNFET管的手性矢量为(13，0)，所述的第三十四CNFET管的手性矢量为(13，0)，所述的第三十五CNFET管的手性矢量为(23，3)，所述的第三十六CNFET管的手性矢量为(7，2)，所述的第三十七CNFET管的手性矢量为(7，2)。