CN109546997B - 一种基于tdpl逻辑的数值比较器 - Google Patents

Abstract

本发明公开了一种基于TDPL逻辑的数值比较器，包括一个异或门和两个或非门，异或门和两个或非门的工作逻辑分别为三相双轨预充逻辑，异或门的第一输入端和两个或非门的第一输入端连接，异或门的第一反相输入端和两个或非门的第一反相输入端连接，异或门的第二输入端和两个或非门的第二输入端连接，异或门的第二反相输入端和两个或非门的第二反相输入端连接，异或门的预充控制端和两个或非门的预充控制端连接，异或门的求值控制端和两个或非门的求值控制端连接，异或门的放电控制端和两个或非门的放电控制端连接；优点是同时具备抗逆向工程和差分功耗分析功能。

Description

一种基于TDPL逻辑的数值比较器

技术领域

本发明涉及一种数值比较器，尤其是涉及一种基于TDPL逻辑的数值比较器。

背景技术

随着集成电路和计算机技术的发展，密码器件广泛应用于智能卡和电子商务等领域，极大地保证了系统的安全。然而，密码器件在处理不同数据时，其能量消耗、运行时间和电磁辐射等物理信息与所处理的数据具有一定的相关性。攻击者通常利用这些物理信息攻击密码器件获取密钥信息，逆向工程和差分功耗分析成为盗取知识产权核信息的重要手段。因此，抗逆向工程和差分功耗分析的密码器件具有广阔的应用前景。

数值比较器是数字电路系统中常用的数字器件之一，是组成算术运算器的最基本部件，广泛应用于各种密码器件系统中处理各种字长的比较数据。在数值比较器的实现技术方面，常用的基于静态互补逻辑的数值比较器，由于阈值电压固定，组成部分相互独立，电路的功耗依赖输入信号，输入信号不同会产生不同的功耗。李芹等基于单电子晶体管的I-V特性,在构建反相器的基础上，设计了新型单电子数值比较器。该新型单电子数值比较器使用了简单的单电子器件,使得电路具有极低面积和功耗开销，为将来超大规模集成电路进一步微型化奠定了基础，然而功耗和逻辑功能仍存在相互联系，电路结构与功能相对应。上述这些数值比较器电路的电路功能与电路结构相对固定，导致电路抗逆向工程能力差；电路能量消耗与所处理数据不具有相互独立的特征，使得电路容易遭受差分功耗分析攻击；这两个缺陷导致数值比较器用在密码器件系统容易成为攻击的突破点。

三相双轨预充逻辑(Three-Phase Dual-Rail Pre-charge Logic,TDPL)在每个工作周期内输出都从预充电高电平开始放电至低电平，消耗能量恒定，能量消耗与所处理数据相互独立的特征，具有良好的抗差分功耗分析攻击的特性。

鉴此，采用三相双轨预充逻辑来设计一种安全性能较高的数值比较器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种同时具备抗逆向工程和差分功耗分析功能的基于TDPL逻辑的数值比较器。

本发明解决上述技术问题所采用的技术方案为：一种基于TDPL逻辑的数值比较器，包括一个异或门和两个或非门，所述的异或门和两个所述的或非门的工作逻辑分别为三相双轨预充逻辑，所述的异或门和两个所述的或非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、预充控制端、求值控制端、放电控制端、输出端和反相输出端，所述的异或门的第一输入端和两个所述的或非门的第一输入端连接且其连接端为所述的数值比较器的第一输入端，用于接入第一输入信号，所述的异或门的第一反相输入端和两个所述的或非门的第一反相输入端连接且其连接端为所述的数值比较器的第一反相输入端，用于接入第一输入信号的反相信号，所述的异或门的第二输入端和两个所述的或非门的第二输入端连接且其连接端为所述的数值比较器的第二输入端，用于接入第二输入信号，所述的异或门的第二反相输入端和两个所述的或非门的第二反相输入端连接且其连接端为所述的数值比较器的第二反相输入端，用于接入第二输入信号的反相信号，所述的异或门的预充控制端和两个所述的或非门的预充控制端连接且其连接端为所述的数值比较器的预充控制端，用于接入预充控制信号，所述的异或门的求值控制端和两个所述的或非门的求值控制端连接且其连接端为所述的数值比较器的求值控制端，用于接入求值控制信号，所述的异或门的放电控制端和两个所述的或非门的放电控制端连接且其连接端为所述的数值比较器的放电控制端，用于接入放电控制信号，所述的异或门的输出端为所述的数值比较器的第一输出端，所述的异或门的反相输出端为所述的数值比较器的第一反相输出端，第一个所述的或非门的输出端为所述的数值比较器的第二输出端，第一个所述的或非门的反相输出端为所述的数值比较器的第二反相输出端，第二个所述的或非门的输出端为所述的数值比较器的第三输出端，第二个所述的或非门的反相输出端为所述的数值比较器的第三反相输出端。

所述的异或门包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管；所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的异或门的放电控制端。所述的第一PMOS管的漏极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的异或门的预充控制端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的异或门的输出端，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的异或门的反相输出端；所述的第一NMOS管的源极接地，所述的第二NMOS管的源极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的异或门的第一输入端，所述的第五NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第六NMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的异或门的第一反相输入端，所述的第六NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十NMOS管的栅极连接且其连接端为所述的异或门的第二输入端，所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十五NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的异或门的第二反相输入端，所述的第二十一NMOS管的栅极为所述的异或门的求值控制端，所述的第二十一NMOS管的源极接地，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管均为普通阈值电压PMOS管，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管和所述的第二十一NMOS管均为普通阈值电压NMOS管，所述的第五NMOS管、所述的第八NMOS管、所述的第十NMOS管、所述的第十一NMOS管、所述的第十三NMOS管、所述的第十六NMOS管、所述的第十八NMOS管和所述的第十九NMOS管均为低阈值电压NMOS管，所述的第六NMOS管、所述的第七NMOS管、所述的第九NMOS管、所述的第十二NMOS管、所述的第十四NMOS管、所述的第十五NMOS管、所述的第十七NMOS管、所述的第二十NMOS管均为高阈值电压NMOS管。该电路中，基于三相双轨预充逻辑的异或门引入了额外的充电阶段和放电阶段，在每个工作周期内，基于三相双轨预充逻辑的异或门的输出端电位都从电源电压VDD开始放电至低电平VSS，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，因此具有良好的抗功耗攻击的能力，且异或门中，第五NMOS管至第二十NMOS管构成的下拉网络中，左右两边NMOS管数量一致且连接方式一样，仅通过配置NMOS管的阈值电压既能实现异或逻辑功能，当受到进行逆向工程攻击时，无法从版图得到正确的逻辑功能，因此具有良好的抗逆向工程的能力。

每个所述的或非门分别包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管和第四十二NMOS管；所述的第六PMOS管的源极接入电源，所述的第六PMOS管的栅极、所述的第二十二NMOS管的栅极和所述的第二十五NMOS管的栅极连接且其连接端为所述的或非门的放电控制端。所述的第六PMOS管的漏极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极和所述的第十PMOS管的源极连接，所述的第七PMOS管的栅极和所述的第十PMOS管的栅极连接且其连接端为所述的或非门的预充控制端，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第二十三NMOS管的漏极、所述的第九PMOS管的栅极和所述的第二十四NMOS管的栅极连接且其连接端为所述的或非门的输出端，所述的第八PMOS管的栅极、所述的第二十三NMOS管的栅极、所述的第九PMOS管的漏极、所述的第二十四NMOS管的漏极、所述的第十PMOS管的漏极和所述的第二十五NMOS管的漏极连接且其连接端为所述的或非门的反相输出端；所述的第二十二NMOS管的源极接地，所述的第二十三NMOS管的源极、所述的第二十六NMOS管的漏极、所述的第二十七NMOS管的漏极、所述的第二十八NMOS管的漏极和所述的第二十九NMOS管的漏极连接，所述的第二十四NMOS管的源极、所述的第三十NMOS管的漏极、所述的第三十一NMOS管的漏极、所述的第三十二NMOS管的漏极和所述的第三十三NMOS管的漏极连接，所述的第二十五NMOS管的源极接地，所述的第二十六NMOS管的栅极、所述的第二十八NMOS管的栅极、所述的第三十一NMOS管的栅极和所述的第三十三NMOS管的栅极连接且其连接端为所述的或非门的第一输入端，所述的第二十六NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第二十七NMOS管的栅极、所述的第二十九NMOS管的栅极、所述的第三十NMOS管的栅极和所述的第三十二NMOS管的栅极连接且其连接端为所述的或非门的第一反相输入端，所述的第二十七NMOS管的源极和所述的第三十五NMOS管的漏极连接，所述的第二十八NMOS管的源极和所述的第三十六NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十七NMOS管的漏极连接，所述的第三十NMOS管的源极和所述的第三十八NMOS管的漏极连接，所述的第三十一NMOS管的源极和所述的第三十九NMOS管的漏极连接，所述的第三十二NMOS管的源极和所述的第四十NMOS管的漏极连接，所述的第三十三NMOS管的源极和所述的第四十一NMOS管的漏极连接，所述的第三十四NMOS管的栅极、所述的第三十五NMOS管的栅极、所述的第四十NMOS管的栅极和所述的第四十一NMOS管的栅极连接且其连接端为所述的或非门的第二输入端，所述的第三十四NMOS管的源极、所述的第三十五NMOS管的源极、所述的第三十六NMOS管的源极、所述的第三十七NMOS管的源极、所述的第三十八NMOS管的源极、所述的第三十九NMOS管的源极、所述的第四十NMOS管的源极、所述的第四十一NMOS管的源极和所述的第四十二NMOS管的漏极连接，所述的第三十六NMOS管的栅极、所述的第三十七NMOS管的栅极、所述的第三十八NMOS管的栅极和所述的第三十九NMOS管的栅极连接且其连接端为所述的或非门的第二反相输入端，所述的第四十二NMOS管的栅极为所述的或非门的求值控制端，所述的第四十二NMOS管的源极接地；所述的第六PMOS管、所述的第七PMOS管、所述的第八PMOS管、所述的第九PMOS管和所述的第十PMOS管均为普通阈值电压PMOS管，所述的第二十二NMOS管、所述的第二十三NMOS管、所述的第二十四NMOS管、所述的第二十五NMOS管和所述的第四十二NMOS管均为普通阈值电压NMOS管，所述的第二十六NMOS管、所述的第二十七NMOS管、所述的第二十八NMOS管、所述的第三十NMOS管、所述的第三十四NMOS管、所述的第三十五NMOS管、所述的第三十六NMOS管和所述的第三十八NMOS管均为低阈值电压NMOS管，所述的第二十九NMOS管、所述的第三十一NMOS管、所述的第三十二NMOS管、所述的第三十三NMOS管、所述的第三十七NMOS管、所述的第三十九NMOS管、所述的第四十NMOS管、所述的第四十一NMOS管均为高阈值电压NMOS管。该电路，基于三相双轨预充逻辑的或非门引入了额外的充电阶段和放电阶段，在每个工作周期内或非门的输出端电平都从电源电压VDD开始放电至低电平VSS，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，因此具有良好的抗功耗攻击的能力，异或门中第二十六NMOS管至第四十一NMOS管构成的下拉网络中左右两边NMOS管一样，而且其与基于三相双轨预充逻辑的异或门具有相同的电路结构，仅通过配置NMOS管的阈值电压实现或非逻辑功能，当受到逆向工程攻击时，无法从版图得到正确的逻辑功能，因此具有良好的抗逆向工程的能力。

所述的普通阈值电压PMOS管的阈值电压为-0.404V，所述的普通阈值电压NMOS管的阈值电压为0.397V，所述的低阈值电压NMOS管的阈值电压为0.243V，所述的高阈值电压NMOS管的阈值电压为0.489V。

与现有技术相比，本发明的优点在于通过三相双轨预充逻辑的异或门和三相双轨预充逻辑的或非门构建基于三相双轨预充逻辑的数值比较器，异或门的第一输入端、第一反相输入端、第二输入端、第二反相输入端、预充控制端、求值控制端、放电控制端和两个或非的第一输入端、第一反相输入端、第二输入端、第二反相输入端、预充控制端、求值控制端、放电控制端一一对应连接，异或门的第一输入端和两个或非门的第一输入端连接且其连接端为数值比较器的第一输入端，异或门的第一反相输入端和两个或非门的第一反相输入端连接且其连接端为数值比较器的第一反相输入端，异或门的第二输入端和两个或非门的第二输入端连接且其连接端为数值比较器的第二输入端，异或门的第二反相输入端和两个或非门的第二反相输入端连接且其连接端为数值比较器的第二反相输入端，异或门的预充控制端和两个或非门的预充控制端连接且其连接端为数值比较器的预充控制端，异或门的求值控制端和两个或非门的求值控制端连接且其连接端为数值比较器的求值控制端，异或门的放电控制端和两个或非门的放电控制端连接且其连接端为数值比较器的放电控制端，异或门的输出端为数值比较器的第一输出端，异或门的反相输出端为数值比较器的第一反相输出端，第一个或非门的输出端为数值比较器的第二输出端，第一个或非门的反相输出端为数值比较器的第二反相输出端，第二个或非门的输出端为数值比较器的第三输出端，第二个或非门的反相输出端为数值比较器的第三反相输出端，通过三相双轨预充逻辑的异或门和三相双轨预充逻辑的或非门作为数值比较的基本单元，利用三相双轨预充逻辑的异或门和三相双轨预充逻辑的或非门具有完全相同的电路结构，具有能量消耗与所处理数据相互独立的特征，提高差分功耗分析和逆向工程的难度，使数值比较器具有更高的抗差分功耗分析和抗逆向工程的能力。

附图说明

图1为本发明的电路图；

图2为本发明的异或门的电路图；

图3为本发明的或非门的电路图；

图4为本发明的异或门的时序仿真图；

图5为本发明的或非门的时序仿真图；

图6为本发明的时序仿真图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种基于TDPL逻辑的数值比较器，包括一个异或门XOR和两个或非门，异或门XOR和两个或非门的工作逻辑分别为三相双轨预充逻辑，异或门XOR和两个或非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、预充控制端、求值控制端、放电控制端、输出端和反相输出端，异或门XOR的第一输入端和两个或非门的第一输入端连接且其连接端为数值比较器的第一输入端，用于接入第一输入信号A，异或门XOR的第一反相输入端和两个或非门的第一反相输入端连接且其连接端为数值比较器的第一反相输入端，用于接入第一输入信号A的反相信号

异或门XOR的第二输入端和两个或非门的第二输入端连接且其连接端为数值比较器的第二输入端，用于接入第二输入信号B，异或门XOR的第二反相输入端和两个或非门的第二反相输入端连接且其连接端为数值比较器的第二反相输入端，用于接入第二输入信号B的反相信号

异或门XOR的预充控制端和两个或非门的预充控制端连接且其连接端为数值比较器的预充控制端，用于接入预充控制信号charge，异或门XOR的求值控制端和两个或非门的求值控制端连接且其连接端为数值比较器的求值控制端，用于接入求值控制信号eval，异或门XOR的放电控制端和两个或非门的放电控制端连接且其连接端为数值比较器的放电控制端，用于接入放电控制信号discharge，异或门XOR的输出端为数值比较器的第一输出端OUT1，异或门XOR的反相输出端为数值比较器的第一反相输出端

第一个或非门NOR1的输出端为数值比较器的第二输出端OUT2，第一个或非门NOR1的反相输出端为数值比较器的第二反相输出端

第二个或非门NOR2的输出端为数值比较器的第三输出端OUT₃，第二个或非门NOR2的反相输出端为数值比较器的第三反相输出端

实施例二：本实施例与实施例一基本相同，区别如下所示：

如图2所示，本实施例中，异或门XOR包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20和第二十一NMOS管N21；第一PMOS管P1的源极接入电源VDD，第一PMOS管P1的栅极、第一NMOS管N1的栅极和第四NMOS管N4的栅极连接且其连接端为异或门XOR的放电控制端，第一PMOS管P1的漏极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接，第二PMOS管P2的栅极和第五PMOS管P5的栅极连接且其连接端为异或门XOR的预充控制端，第二PMOS管P2的漏极、第三PMOS管P3的漏极、第一NMOS管N1的漏极、第二NMOS管N2的漏极、第四PMOS管P4的栅极和第三NMOS管N3的栅极连接且其连接端为异或门XOR的输出端，第三PMOS管P3的栅极、第二NMOS管N2的栅极、第四PMOS管P4的漏极、第三NMOS管N3的漏极、第五PMOS管P5的漏极和第四NMOS管N4的漏极连接且其连接端为异或门XOR的反相输出端；第一NMOS管N1的源极接地VSS，第二NMOS管N2的源极、第五NMOS管N5的漏极、第六NMOS管N6的漏极、第七NMOS管N7的漏极和第八NMOS管N8的漏极连接，第三NMOS管N3的源极、第九NMOS管N9的漏极、第十NMOS管N10的漏极、第十一NMOS管N11的漏极和第十二NMOS管N12的漏极连接，第四NMOS管N4的源极接地VSS，第五NMOS管N5的栅极、第七NMOS管N7的栅极、第十NMOS管N10的栅极和第十二NMOS管N12的栅极连接且其连接端为异或门XOR的第一输入端，第五NMOS管N5的源极和第十三NMOS管N13的漏极连接，第六NMOS管N6的栅极、第八NMOS管N8的栅极、第九NMOS管N9的栅极和第十一NMOS管N11的栅极连接且其连接端为异或门XOR的第一反相输入端，第六NMOS管N6的源极和第十四NMOS管N14的漏极连接，第七NMOS管N7的源极和第十五NMOS管N15的漏极连接，第八NMOS管N8的源极和第十六NMOS管N16的漏极连接，第九NMOS管N9的源极和第十七NMOS管N17的漏极连接，第十NMOS管N10的源极和第十八NMOS管N18的漏极连接，第十一NMOS管N11的源极和第十九NMOS管N19的漏极连接，第十二NMOS管N12的源极和第二十NMOS管N20的漏极连接，第十三NMOS管N13的栅极、第十四NMOS管N14的栅极、第十九NMOS管N19的栅极和第二十NMOS管N20的栅极连接且其连接端为异或门XOR的第二输入端，第十三NMOS管N13的源极、第十四NMOS管N14的源极、第十五NMOS管N15的源极、第十六NMOS管N16的源极、第十七NMOS管N17的源极、第十八NMOS管N18的源极、第十九NMOS管N19的源极、第二十NMOS管N20的源极和第二十一NMOS管N21的漏极连接，第十五NMOS管N15的栅极、第十六NMOS管N16的栅极、第十七NMOS管N17的栅极和第十八NMOS管N18的栅极连接且其连接端为异或门XOR的第二反相输入端，第二十一NMOS管N21的栅极为异或门XOR的求值控制端，第二十一NMOS管N21的源极接地VSS，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5均为普通阈值电压PMOS管，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第二十一NMOS管N21均为普通阈值电压NMOS管，第五NMOS管N5、第八NMOS管N8、第十NMOS管N10、第十一NMOS管N11、第十三NMOS管N13、第十六NMOS管N16、第十八NMOS管N18和第十九NMOS管N19均为低阈值电压NMOS管，第六NMOS管N6、第七NMOS管N7、第九NMOS管N9、第十二NMOS管N12、第十四NMOS管N14、第十五NMOS管N15、第十七NMOS管N17、第二十NMOS管N20均为高阈值电压NMOS管。

如图3所示，本实施例中，每个或非门分别包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第三十NMOS管N30、第三十一NMOS管N31、第三十二NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34、第三十五NMOS管N35、第三十六NMOS管N36、第三十七NMOS管N37、第三十八NMOS管N38、第三十九NMOS管N39、第四十NMOS管N40、第四十一NMOS管N41和第四十二NMOS管N42；第六PMOS管P6的源极接入电源VDD，第六PMOS管P6的栅极、第二十二NMOS管N22的栅极和第二十五NMOS管N25的栅极连接且其连接端为或非门的放电控制端，第六PMOS管P6的漏极、第七PMOS管P7的源极、第八PMOS管P8的源极、第九PMOS管P9的源极和第十PMOS管P10的源极连接，第七PMOS管P7的栅极和第十PMOS管P10的栅极连接且其连接端为或非门的预充控制端，第七PMOS管P7的漏极、第八PMOS管P8的漏极、第二十二NMOS管N22的漏极、第二十三NMOS管N23的漏极、第九PMOS管P9的栅极和第二十四NMOS管N24的栅极连接且其连接端为或非门的输出端，第八PMOS管P8的栅极、第二十三NMOS管N23的栅极、第九PMOS管P9的漏极、第二十四NMOS管N24的漏极、第十PMOS管P10的漏极和第二十五NMOS管N25的漏极连接且其连接端为或非门的反相输出端；第二十二NMOS管N22的源极接地VSS，第二十三NMOS管N23的源极、第二十六NMOS管N26的漏极、第二十七NMOS管N27的漏极、第二十八NMOS管N28的漏极和第二十九NMOS管N29的漏极连接，第二十四NMOS管N24的源极、第三十NMOS管N30的漏极、第三十一NMOS管N31的漏极、第三十二NMOS管N32的漏极和第三十三NMOS管N33的漏极连接，第二十五NMOS管N25的源极接地VSS，第二十六NMOS管N26的栅极、第二十八NMOS管N28的栅极、第三十一NMOS管N31的栅极和第三十三NMOS管N33的栅极连接且其连接端为或非门的第一输入端，第二十六NMOS管N26的源极和第三十四NMOS管N34的漏极连接，第二十七NMOS管N27的栅极、第二十九NMOS管N29的栅极、第三十NMOS管N30的栅极和第三十二NMOS管N32的栅极连接且其连接端为或非门的第一反相输入端，第二十七NMOS管N27的源极和第三十五NMOS管N35的漏极连接，第二十八NMOS管N28的源极和第三十六NMOS管N36的漏极连接，第二十九NMOS管N29的源极和第三十七NMOS管N37的漏极连接，第三十NMOS管N30的源极和第三十八NMOS管N38的漏极连接，第三十一NMOS管N31的源极和第三十九NMOS管N39的漏极连接，第三十二NMOS管N32的源极和第四十NMOS管N40的漏极连接，第三十三NMOS管N33的源极和第四十一NMOS管N41的漏极连接，第三十四NMOS管N34的栅极、第三十五NMOS管N35的栅极、第四十NMOS管N40的栅极和第四十一NMOS管N41的栅极连接且其连接端为或非门的第二输入端，第三十四NMOS管N34的源极、第三十五NMOS管N35的源极、第三十六NMOS管N36的源极、第三十七NMOS管N37的源极、第三十八NMOS管N38的源极、第三十九NMOS管N39的源极、第四十NMOS管N40的源极、第四十一NMOS管N41的源极和第四十二NMOS管N42的漏极连接，第三十六NMOS管N36的栅极、第三十七NMOS管N37的栅极、第三十八NMOS管N38的栅极和第三十九NMOS管N39的栅极连接且其连接端为或非门的第二反相输入端，第四十二NMOS管N42的栅极为或非门的求值控制端，第四十二NMOS管N42的源极接地VSS；第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9和第十PMOS管P10均为普通阈值电压PMOS管，第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25和第四十二NMOS管N42均为普通阈值电压NMOS管，第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第三十NMOS管N30、第三十四NMOS管N34、第三十五NMOS管N35、第三十六NMOS管N36和第三十八NMOS管N38均为低阈值电压NMOS管，第二十九NMOS管N29、第三十一NMOS管N31、第三十二NMOS管N32、第三十三NMOS管N33、三十七NMOS管N37、第三十九NMOS管N39、第四十NMOS管N40和第四十一NMOS管N41均为高阈值电压NMOS管。

本实施例中，普通阈值电压PMOS管的阈值电压为-0.404V，普通阈值电压NMOS管的阈值电压为0.397V，低阈值电压NMOS管的阈值电压为0.243V，高阈值电压NMOS管的阈值电压为0.489V。

本发明的异或门的时序仿真曲线如图4所示，本发明的或非门的时序仿真曲线如图5所示，本发明的时序仿真曲线如图6所示，分析图4、图5和图6可知，本发明具有正确的逻辑功能。

本发明的数值比较器工作过程在一个周期内分为预充电、求值和放电三个阶段，当放电控制信号discharge、求值控制信号eval和预充控制信号charge均为低电平时，数值比较器进入预充电阶段，数值比较器的第一输出端OUT1、第一反向输出端

第二输出端OUT2、第二反相输出端

第三输出端OUT₃和第三反相输出端

预充电至电源VDD；当放电控制信号discharge为低电平，求值控制信号eval和预充控制信号charge变为高电平，此时预充电阶段结束，数值比较器进入求值阶段；当求值控制信号eval变为低电平，放电控制信号discharge和预充控制信号charge为高电平时，求值阶段结束，数值比较器进入放电阶段，一个工作周期结束，实现数值比较器功能。

Claims (4)

1.一种基于TDPL逻辑的数值比较器，其特征在于包括一个异或门和两个或非门，所述的异或门和两个所述的或非门的工作逻辑分别为三相双轨预充逻辑，所述的异或门和两个所述的或非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、预充控制端、求值控制端、放电控制端、输出端和反相输出端，所述的异或门的第一输入端和两个所述的或非门的第一输入端连接且其连接端为所述的数值比较器的第一输入端，用于接入第一输入信号，所述的异或门的第一反相输入端和两个所述的或非门的第一反相输入端连接且其连接端为所述的数值比较器的第一反相输入端，用于接入第一输入信号的反相信号，所述的异或门的第二输入端和两个所述的或非门的第二输入端连接且其连接端为所述的数值比较器的第二输入端，用于接入第二输入信号，所述的异或门的第二反相输入端和两个所述的或非门的第二反相输入端连接且其连接端为所述的数值比较器的第二反相输入端，用于接入第二输入信号的反相信号，所述的异或门的预充控制端和两个所述的或非门的预充控制端连接且其连接端为所述的数值比较器的预充控制端，用于接入预充控制信号，所述的异或门的求值控制端和两个所述的或非门的求值控制端连接且其连接端为所述的数值比较器的求值控制端，用于接入求值控制信号，所述的异或门的放电控制端和两个所述的或非门的放电控制端连接且其连接端为所述的数值比较器的放电控制端，用于接入放电控制信号，所述的异或门的输出端为所述的数值比较器的第一输出端，所述的异或门的反相输出端为所述的数值比较器的第一反相输出端，第一个所述的或非门的输出端为所述的数值比较器的第二输出端，第一个所述的或非门的反相输出端为所述的数值比较器的第二反相输出端，第二个所述的或非门的输出端为所述的数值比较器的第三输出端，第二个所述的或非门的反相输出端为所述的数值比较器的第三反相输出端。

2.根据权利要求1所述的一种基于TDPL逻辑的数值比较器，其特征在于所述的异或门包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管；所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的异或门的放电控制端；所述的第一PMOS管的漏极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的异或门的预充控制端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的异或门的输出端，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的异或门的反相输出端；所述的第一NMOS管的源极接地，所述的第二NMOS管的源极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的异或门的第一输入端，所述的第五NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第六NMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的异或门的第一反相输入端，所述的第六NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十NMOS管的栅极连接且其连接端为所述的异或门的第二输入端，所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十五NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的异或门的第二反相输入端，所述的第二十一NMOS管的栅极为所述的异或门的求值控制端，所述的第二十一NMOS管的源极接地，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管均为普通阈值电压PMOS管，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管和所述的第二十一NMOS管均为普通阈值电压NMOS管，所述的第五NMOS管、所述的第八NMOS管、所述的第十NMOS管、所述的第十一NMOS管、所述的第十三NMOS管、所述的第十六NMOS管、所述的第十八 NMOS管和所述的第十九NMOS管均为低阈值电压NMOS管，所述的第六NMOS管、所述的第七NMOS管、所述的第九NMOS管、所述的第十二NMOS管、所述的第十四NMOS管、所述的第十五NMOS管、所述的第十七NMOS管、所述的第二十NMOS管均为高阈值电压NMOS管。

3.根据权利要求1所述的一种TDPL逻辑的数值比较器，其特征在于每个所述的或非门分别包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管和第四十二NMOS管；所述的第六PMOS管的源极接入电源，所述的第六PMOS管的栅极、所述的第二十二NMOS管的栅极和所述的第二十五NMOS管的栅极连接且其连接端为所述的或非门的放电控制端；所述的第六PMOS管的漏极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极和所述的第十PMOS管的源极连接，所述的第七PMOS管的栅极和所述的第十PMOS管的栅极连接且其连接端为所述的或非门的预充控制端，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第二十三NMOS管的漏极、所述的第九PMOS管的栅极和所述的第二十四NMOS管的栅极连接且其连接端为所述的或非门的输出端，所述的第八PMOS管的栅极、所述的第二十三NMOS管的栅极、所述的第九PMOS管的漏极、所述的第二十四NMOS管的漏极、所述的第十PMOS管的漏极和所述的第二十五NMOS管的漏极连接且其连接端为所述的或非门的反相输出端；所述的第二十二NMOS管的源极接地，所述的第二十三NMOS管的源极、所述的第二十六NMOS管的漏极、所述的第二十七NMOS管的漏极、所述的第二十八NMOS管的漏极和所述的第二十九NMOS管的漏极连接，所述的第二十四NMOS管的源极、所述的第三十NMOS管的漏极、所述的第三十一NMOS管的漏极、所述的第三十二NMOS管的漏极和所述的第三十三NMOS管的漏极连接，所述的第二十五NMOS管的源极接地，所述的第二十六NMOS管的栅极、所述的第二十八NMOS管的栅极、所述的第三十一NMOS管的栅极和所述的第三十三NMOS管的栅极连接且其连接端为所述的或非门的第一输入端，所述的第二十六NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第二十七NMOS管的栅极、所述的第二十九NMOS管的栅极、所述的第三十NMOS管的栅极和所述的第三十二NMOS管的栅极连接且其连接端为所述的或非门的第一反相输入端，所述的第二十七NMOS管的源极和所述的第三十五NMOS管的漏极连接，所述的第二十八NMOS管的源极和所述的第三十六NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十七NMOS管的漏极连接，所述的第三十NMOS管的源极和所述的第三十八NMOS管的漏极连接，所述的第三十一NMOS管的源极和所述的第三十九NMOS管的漏极连接，所述的第三十二NMOS管的源极和所述的第四十NMOS管的漏极连接，所述的第三十三NMOS管的源极和所述的第四十一NMOS管的漏极连接，所述的第三十四NMOS管的栅极、所述的第三十五NMOS管的栅极、所述的第四十NMOS管的栅极和所述的第四十一NMOS管的栅极连接且其连接端为所述的或非门的第二输入端，所述的第三十四NMOS管的源极、所述的第三十五NMOS管的源极、所述的第三十六NMOS管的源极、所述的第三十七NMOS管的源极、所述的第三十八NMOS管的源极、所述的第三十九NMOS管的源极、所述的第四十NMOS管的源极、所述的第四十一NMOS管的源极和所述的第四十二NMOS管的漏极连接，所述的第三十六NMOS管的栅极、所述的第三十七NMOS管的栅极、所述的第三十八NMOS管的栅极和所述的第三十九NMOS管的栅极连接且其连接端为所述的或非门的第二反相输入端，所述的第四十二NMOS管的栅极为所述的或非门的求值控制端，所述的第四十二NMOS管的源极接地；所述的第六PMOS管、所述的第七PMOS管、所述的第八PMOS管、所述的第九PMOS管和所述的第十PMOS管均为普通阈值电压PMOS管，所述的第二十二NMOS管、所述的第二十三NMOS管、所述的第二十四NMOS管、所述的第二十五NMOS管和所述的第四十二NMOS管均为普通阈值电压NMOS管，所述的第二十六NMOS管、所述的第二十七NMOS管、所述的第二十八NMOS管、所述的第三十NMOS管、所述的第三十四NMOS管、所述的第三十五NMOS管、所述的第三十六NMOS管和所述的第三十八NMOS管均为低阈值电压NMOS管，所述的第二十九NMOS管、所述的第三十一NMOS管、所述的第三十二NMOS管、所述的第三十三NMOS管、所述的第三十七NMOS管、所述的第三十九NMOS管、所述的第四十NMOS管、所述的第四十一NMOS管均为高阈值电压NMOS管。

4.根据权利要求2或3所述的一种TDPL逻辑的数值比较器，其特征在于所述的普通阈值电压PMOS管的阈值电压为 -0.404V，所述的普通阈值电压NMOS管的阈值电压为 0.397V，所述的低阈值电压NMOS管的阈值电压为0.243V，所述的高阈值电压NMOS管的阈值电压为0.489V。

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