CN109614826B - 一种基于tdpl逻辑的译码器 - Google Patents

Abstract

本发明公开了一种基于TDPL逻辑的译码器，包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器、第二缓冲器和第三缓冲器，译码器在一个周期内实现一次求值运算，且一个周期内分为三个阶段，当放电控制信号和预充控制信号进入低电平时，译码器进入预充阶段；当求值信号由低电平变为高电平时，译码器实现求值运算，实现电路的功能，当放电控制信号由低电平变为高电平时，译码器进入放电状态，为下一次的求值运算做好准备；优点是防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。

Description

一种基于TDPL逻辑的译码器

技术领域

本发明涉及一种译码器，尤其是涉及一种基于TDPL逻辑的译码器。

背景技术

随着集成电路和计算机技术的发展，知识产权(Intellectual Property,IP)的保护受到越来越多的关注。数字器件在处理不同数据时，其能量消耗、运行时间和电磁辐射等物理信息与所处理的数据具有一定的相关性。攻击者通常利用这些物理信息攻击密码器件获取密钥信息，这种攻击方式被称为旁道攻击，其中，差分功耗分析(Differential PowerAnalysis,DPA)就是旁道攻击中一种高效实用的攻击方式。此外，逆向工程是快速掌握设计者核心技术的途径，攻击者通过逆向工程剖析芯片的内部结构，提取电路网表，掌握芯片的实际功能，影响设计者的合法利益，芯片克隆等行为更是严重侵犯设计者的知识产。因此抗逆向工程和DPA的密码器件具有广阔的应用前景。

译码器是数字电路系统中常用的数字器件之一，是数据通讯、视频传输等方面都有广泛的应用，因此安全性也受到越来越多的关注。在译码器的实现技术方面，龚道辉等通过对碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)和地址译码器的研究，提出一种基于CNFET的三值高效率地址译码器电路设计方案，相比传统译码器，该译码器工作速度有较大提高，电路功耗降低，并且有着良好的抗DPA攻击性能，但逆向工程无法防御。李等通过对版图虚拟孔的研究，提出基于布尔逻辑伪装门设计的译码器电路，使得电路的具有极低面积和功耗开销，有着良好的抗逆向工程，但又容易会成为DPA的突破点。

发明内容

本发明所要解决的技术问题是提供一种在具有较快运行速度和较低功耗的基础上，可以同时防御DPA攻击和逆向工程攻击的基于TDPL逻辑的译码器。

本发明解决上述技术问题所采用的技术方案为：一种基于TDPL逻辑的译码器，包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器、第二缓冲器和第三缓冲器；每个所述的译码单元分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一输出端、第一反相输出端、第二输出端、第二反相输出端、第三输出端、第三反相输出端、第四输出端、第四反相输出端、预充控制端、放电控制端和求值控制端；每个所述的第一与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；将两个所述的译码单元分别称为第一译码单元和第二译码单元，所述的第一译码单元的预充控制端、所述的第二译码单元的预充控制端和所述的第一缓冲器的输入端连接且其连接端为所述的译码器的预充控制端，用于接入预充控制信号，所述的第一译码单元的放电控制端、所述的第二译码单元的放电控制端和所述的第二缓冲器的输入端连接且其连接端为所述的译码器的放电控制端，用于接入放电控制信号，所述的第一译码单元的求值控制端、所述的第二译码单元的求值控制端和所述的第三缓冲器的输入端连接且其连接端为所述的译码器的求值控制端，用于接入求值控制信号，所述的第一缓冲器的输出端和十六个所述的第一与非门的预充控制端连接，所述的第二缓冲器的输出端和十六个所述的第一与非门的放电控制端连接，所述的第三缓冲器的输出端和十六个所述的第一与非门的求值控制端连接，第1个所述的第一与非门的第一输入端、第5个所述的第一与非门的第一输入端、第9个所述的第一与非门的第一输入端、第13个所述的第一与非门的第一输入端和所述的第一译码单元的第一输出端连接，第1个所述的第一与非门的第一反相输入端、第5个所述的第一与非门的第一反相输入端、第9个所述的第一与非门的第一反相输入端、第13个所述的第一与非门的第一反相输入端和所述的第一译码单元的第一反相输出端连接，第2个所述的第一与非门的第一输入端、第6个所述的第一与非门的第一输入端、第10个所述的第一与非门的第一输入端、第14个所述的第一与非门的第一输入端和所述的第一译码单元的第二输出端连接，第2个所述的第一与非门的第一反相输入端、第6个所述的第一与非门的第一反相输入端、第10个所述的第一与非门的第一反相输入端、第14个所述的第一与非门的第一反相输入端和所述的第一译码单元的第二反相输出端连接，第3个所述的第一与非门的第一输入端、第7个所述的第一与非门的第一输入端、第11个所述的第一与非门的第一输入端、第15个所述的第一与非门的第一输入端和所述的第一译码单元的第三输出端连接，第3个所述的第一与非门的第一反相输入端、第7个所述的第一与非门的第一反相输入端、第11个所述的第一与非门的第一反相输入端、第15个所述的第一与非门的第一反相输入端和所述的第一译码单元的第三反相输出端连接，第4个所述的第一与非门的第一输入端、第8个所述的第一与非门的第一输入端、第12个所述的第一与非门的第一输入端、第16个所述的第一与非门的第一输入端和所述的第一译码单元的第四输出端连接，第4个所述的第一与非门的第一反相输入端、第8个所述的第一与非门的第一反相输入端、第12个所述的第一与非门的第一反相输入端、第16个所述的第一与非门的第一反相输入端和所述的第一译码单元的第四反相输出端连接，第1个所述的第一与非门的第二输入端、第2个所述的第一与非门的第二输入端、第3个所述的第一与非门的第二输入端、第4个所述的第一与非门的第二输入端和所述的第二译码单元的第一输出端连接，第1个所述的第一与非门的第二反相输入端、第2个所述的第一与非门的第二反相输入端、第3个所述的第一与非门的第二反相输入端、第4个所述的第一与非门的第二反相输入端和所述的第二译码单元的第一反相输出端连接，第5个所述的第一与非门的第二输入端、第6个所述的第一与非门的第二输入端、第7个所述的第一与非门的第二输入端、第8个所述的第一与非门的第二输入端和所述的第二译码单元的第二输出端连接，第5个所述的第一与非门的第二反相输入端、第6个所述的第一与非门的第二反相输入端、第7个所述的第一与非门的第二反相输入端、第8个所述的第一与非门的第二反相输入端和所述的第二译码单元的第二反相输出端连接，第9个所述的第一与非门的第二输入端、第10个所述的第一与非门的第二输入端、第11个所述的第一与非门的第二输入端、第12个所述的第一与非门的第二输入端和所述的第二译码单元的第三输出端连接，第9个所述的第一与非门的第二反相输入端、第10个所述的第一与非门的第二反相输入端、第11个所述的第一与非门的第二反相输入端、第12个所述的第一与非门的第二反相输入端和所述的第二译码单元的第三反相输出端连接，第13个所述的第一与非门的第二输入端、第14个所述的第一与非门的第二输入端、第15个所述的第一与非门的第二输入端、第16个所述的第一与非门的第二输入端和所述的第二译码单元的第四输出端连接，第13个所述的第一与非门的第二反相输入端、第14个所述的第一与非门的第二反相输入端、第15个所述的第一与非门的第二反相输入端、第16个所述的第一与非门的第二反相输入端和所述的第二译码单元的第四反相输出端连接，所述的第一译码单元的第一输入端为所述的译码器的第一输入端，所述的第一译码单元的第一反相输入端为所述的译码器的第一反相输入端，所述的第一译码单元的第二输入端为所述的译码器的第二输入端，所述的第一译码单元的第二反相输入端为所述的译码器的第二反相输入端，所述的第二译码单元的第一输入端为所述的译码器的第三输入端，所述的第二译码单元的第一反相输入端为所述的译码器的第三反相输入端，所述的第二译码单元的第二输入端为所述的译码器的第四输入端，所述的第二译码单元的第二反相输入端为所述的译码器的第四反相输入端，第j个所述的第一与非门的输出端为所述的译码器的第j个输出端，第j个所述的第一与非门的反相输出端为所述的译码器的第j个反相输出端，j＝1,2，…，16。

每个所述的译码单元分别包括四个工作逻辑分别为三相双轨预充逻辑的第二与非门，每个所述的第二与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；第1个所述的第二与非门的第一输入端、第2个所述的第二与非门的第一输入端、第3个所述的第二与非门的第一反相输入端和第4个所述的第二与非门的第一反相输入端连接且其连接端为所述的译码单元的第一反相输入端，第1个所述的第二与非门的第一反相输入端、第2个所述的第二与非门的第一反相输入端、第3个所述的第二与非门的第一输入端和第4个所述的第二与非门的第一输入端连接且其连接端为所述的译码单元的第一输入端，第1个所述的第二与非门的第二输入端、第2个所述的第二与非门的第二反相输入端、第3个所述的第二与非门的第二输入端和第4个所述的第二与非门的第二反相输入端连接且其连接端为所述的译码单元的第二反相输入端，第1个所述的第二与非门的第二反相输入端、第2个所述的第二与非门的第二输入端、第3个所述的第二与非门的第二反相输入端和第4个所述的第二与非门的第二输入端连接且其连接端为所述的译码单元的第二输入端，第1个所述的第二与非门的预充控制端、第2个所述的第二与非门的预充控制端、第3个所述的第二与非门的预充控制端和第4个所述的第二与非门的预充控制端连接且其连接端为所述的译码单元的预充控制端，第1个所述的第二与非门的放电控制端、第2个所述的第二与非门的放电控制端、第3个所述的第二与非门的放电控制端和第4个所述的第二与非门的放电控制端连接且其连接端为所述的译码单元的放电控制端，第1个所述的第二与非门的求值控制端、第2个所述的第二与非门的求值控制端、第3个所述的第二与非门的求值控制端和第4个所述的第二与非门的求值控制端连接且其连接端为所述的译码单元的求值控制端，第1个所述的第二与非门的输出端为所述的译码单元的第一输出端，第1个所述的第二与非门的反相输出端为所述的译码单元的第一反相输出端，第2个所述的第二与非门的输出端为所述的译码单元的第二输出端，第2个所述的第二与非门的反相输出端为所述的译码单元的第二反相输出端，第3个所述的第二与非门的输出端为所述的译码单元的第三输出端，第3个所述的第二与非门的反相输出端为所述的译码单元的第三反相输出端，第4个所述的第二与非门的输出端为所述的译码单元的第四输出端，第4个所述的第二与非门的反相输出端为所述的译码单元的第四反相输出端。

每个所述的第一与非门分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管；所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一与非门的放电控制端；所述的第一PMOS管的漏极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的第一与非门的预充控制端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的第一与非门的输出端，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的第一与非门的反相输出端；所述的第一NMOS管的源极接地，所述的第二NMOS管的源极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的第一与非门的第一输入端，所述的第五NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第六NMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一与非门的第一反相输入端，所述的第六NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十NMOS管的栅极连接且其连接端为所述的第一与非门的第二输入端，所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十五NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的第一与非门的第二反相输入端，所述的第二十一NMOS管的栅极为所述的第一与非门的求值控制端，所述的第二十一NMOS管的源极接地，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管均为普通阈值电压PMOS管，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管和所述的第二十一NMOS管均为普通阈值电压NMOS管，所述的第五NMOS管、所述的第九NMOS管、所述的第十NMOS管、所述的第十一NMOS管、所述的第十三NMOS管、所述的第十七NMOS管、所述的第十八NMOS管、和所述的第十九NMOS管均为低阈值电压NMOS管，所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第十二NMOS管、所述的第十四NMOS管、所述的第十五NMOS管、所述的第十六NMOS管所述的第二十NMOS管均为高阈值电压NMOS管，四个所述的第二与非门的电路结构域所述的第一与非门的电路结构相同。该电路，基于三相双轨预充逻辑的与非门在每个工作周期内有着预充阶段、求值阶段和放电阶段三个阶段，在每个工作周期内与非门的输出端电平都从电源电压VDD开始放电至低电平VSS，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，因此具有良好的抗功耗攻击的能力，仅通过配置NMOS管的阈值电压实现与非逻辑功能，当受到逆向工程攻击时，无法从版图得到正确的逻辑功能，因此具有良好的抗逆向工程的能力。

所述的普通阈值电压PMOS管的阈值电压为-0.404V，所述的普通阈值电压NMOS管的阈值电压为0.397V，所述的低阈值电压NMOS管的阈值电压为0.243V，所述的高阈值电压NMOS管的阈值电压为0.489V。

所述的第一缓冲器包括第一反相器和第二反相器，所述的第一反相器的输入端为所述的第一缓冲器的输入端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的第一缓冲器的输出端，所述的第二缓冲器和所述的第三缓冲器的电路结构与所述的第一缓冲器相同。

与现有技术相比，本发明的优点在于通过两个译码单元、十六个第一与非门、第一缓冲器、第二缓冲器和第三缓冲器构成译码器，两个译码单元的工作逻辑分别为三相双轨预充逻辑，每个第一与非门的工作逻辑分别为三相双轨预充逻辑，译码器在一个周期内实现一次求值运算，且一个周期内分为三个阶段，当放电控制信号和预充控制信号进入低电平时，译码器进入预充阶段；当求值信号由低电平变为高电平时，译码器实现求值运算，实现电路的功能，当放电控制信号由低电平变为高电平时，译码器进入放电状态，为下一次的求值运算做好准备，由此本发明的译码器通过三相双轨预充逻辑的译码单元和三相双轨预充逻辑的第一与非门作为译码器的基本单元，仅通过配置阈值电压实现不同的逻辑功能，而且在每个工作周期内输出都从预充电高电平开始放电至低电平，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。

附图说明

图1为本发明的基于TDPL逻辑的译码器的电路图；

图2为本发明的基于TDPL逻辑的译码器的译码单元的电路图；

图3为本发明的基于TDPL逻辑的译码器的第一与非门的电路图；

图4为本发明的基于TDPL逻辑的译码器的缓冲器的电路图；

图5为本发明的基于TDPL逻辑的译码器的第一与非门的工作时序图；

图6为本发明的基于TDPL逻辑的译码器的第一与非门的仿真图；

图7为本发明的基于TDPL逻辑的译码器的译码单元的仿真图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种基于TDPL逻辑的译码器，包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器BUFF1、第二缓冲器BUFF2和第三缓冲器BUFF3；每个译码单元分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一输出端、第一反相输出端、第二输出端、第二反相输出端、第三输出端、第三反相输出端、第四输出端、第四反相输出端、预充控制端、放电控制端和求值控制端；每个第一与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；将两个译码单元分别称为第一译码单元和第二译码单元，第一译码单元的预充控制端、第二译码单元的预充控制端和第一缓冲器BUFF1的输入端连接且其连接端为译码器的预充控制端，用于接入预充控制信号CHARGEB，第一译码单元的放电控制端、第二译码单元的放电控制端和第二缓冲器BUFF2的输入端连接且其连接端为译码器的放电控制端，用于接入放电控制信号DISCHARGE，第一译码单元的求值控制端、第二译码单元的求值控制端和第三缓冲器BUFF3的输入端连接且其连接端为译码器的求值控制端，用于接入求值控制信号EVAL，第一缓冲器BUFF1的输出端和十六个第一与非门的预充控制端连接，第二缓冲器BUFF2的输出端和十六个第一与非门的放电控制端连接，第三缓冲器BUFF3的输出端和十六个第一与非门的求值控制端连接，第1个第一与非门的第一输入端、第5个第一与非门的第一输入端、第9个第一与非门的第一输入端、第13个第一与非门的第一输入端和第一译码单元的第一输出端连接，第1个第一与非门的第一反相输入端、第5个第一与非门的第一反相输入端、第9个第一与非门的第一反相输入端、第13个第一与非门的第一反相输入端和第一译码单元的第一反相输出端连接，第2个第一与非门的第一输入端、第6个第一与非门的第一输入端、第10个第一与非门的第一输入端、第14个第一与非门的第一输入端和第一译码单元的第二输出端连接，第2个第一与非门的第一反相输入端、第6个第一与非门的第一反相输入端、第10个第一与非门的第一反相输入端、第14个第一与非门的第一反相输入端和第一译码单元的第二反相输出端连接，第3个第一与非门的第一输入端、第7个第一与非门的第一输入端、第11个第一与非门的第一输入端、第15个第一与非门的第一输入端和第一译码单元的第三输出端连接，第3个第一与非门的第一反相输入端、第7个第一与非门的第一反相输入端、第11个第一与非门的第一反相输入端、第15个第一与非门的第一反相输入端和第一译码单元的第三反相输出端连接，第4个第一与非门的第一输入端、第8个第一与非门的第一输入端、第12个第一与非门的第一输入端、第16个第一与非门的第一输入端和第一译码单元的第四输出端连接，第4个第一与非门的第一反相输入端、第8个第一与非门的第一反相输入端、第12个第一与非门的第一反相输入端、第16个第一与非门的第一反相输入端和第一译码单元的第四反相输出端连接，第1个第一与非门的第二输入端、第2个第一与非门的第二输入端、第3个第一与非门的第二输入端、第4个第一与非门的第二输入端和第二译码单元的第一输出端连接，第1个第一与非门的第二反相输入端、第2个第一与非门的第二反相输入端、第3个第一与非门的第二反相输入端、第4个第一与非门的第二反相输入端和第二译码单元的第一反相输出端连接，第5个第一与非门的第二输入端、第6个第一与非门的第二输入端、第7个第一与非门的第二输入端、第8个第一与非门的第二输入端和第二译码单元的第二输出端连接，第5个第一与非门的第二反相输入端、第6个第一与非门的第二反相输入端、第7个第一与非门的第二反相输入端、第8个第一与非门的第二反相输入端和第二译码单元的第二反相输出端连接，第9个第一与非门的第二输入端、第10个第一与非门的第二输入端、第11个第一与非门的第二输入端、第12个第一与非门的第二输入端和第二译码单元的第三输出端连接，第9个第一与非门的第二反相输入端、第10个第一与非门的第二反相输入端、第11个第一与非门的第二反相输入端、第12个第一与非门的第二反相输入端和第二译码单元的第三反相输出端连接，第13个第一与非门的第二输入端、第14个第一与非门的第二输入端、第15个第一与非门的第二输入端、第16个第一与非门的第二输入端和第二译码单元的第四输出端连接，第13个第一与非门的第二反相输入端、第14个第一与非门的第二反相输入端、第15个第一与非门的第二反相输入端、第16个第一与非门的第二反相输入端和第二译码单元的第四反相输出端连接，第一译码单元的第一输入端为译码器的第一输入端，第一译码单元的第一反相输入端为译码器的第一反相输入端，第一译码单元的第二输入端为译码器的第二输入端，第一译码单元的第二反相输入端为译码器的第二反相输入端，第二译码单元的第一输入端为译码器的第三输入端，第二译码单元的第一反相输入端为译码器的第三反相输入端，第二译码单元的第二输入端为译码器的第四输入端，第二译码单元的第二反相输入端为译码器的第四反相输入端，第j个第一与非门的输出端为译码器的第j个输出端，第j个第一与非门的反相输出端为译码器的第j个反相输出端，j＝1,2，…，16。

本实施例中，如图2所示，译码单元分别包括四个工作逻辑分别为三相双轨预充逻辑的第二与非门，每个第二与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；第1个第二与非门的第一输入端、第2个第二与非门的第一输入端、第3个第二与非门的第一反相输入端和第4个第二与非门的第一反相输入端连接且其连接端为译码单元的第一反相输入端，第1个第二与非门的第一反相输入端、第2个第二与非门的第一反相输入端、第3个第二与非门的第一输入端和第4个第二与非门的第一输入端连接且其连接端为译码单元的第一输入端，第1个第二与非门的第二输入端、第2个第二与非门的第二反相输入端、第3个第二与非门的第二输入端和第4个第二与非门的第二反相输入端连接且其连接端为译码单元的第二反相输入端，第1个第二与非门的第二反相输入端、第2个第二与非门的第二输入端、第3个第二与非门的第二反相输入端和第4个第二与非门的第二输入端连接且其连接端为译码单元的第二输入端，第1个第二与非门的预充控制端、第2个第二与非门的预充控制端、第3个第二与非门的预充控制端和第4个第二与非门的预充控制端连接且其连接端为译码单元的预充控制端，第1个第二与非门的放电控制端、第2个第二与非门的放电控制端、第3个第二与非门的放电控制端和第4个第二与非门的放电控制端连接且其连接端为译码单元的放电控制端，第1个第二与非门的求值控制端、第2个第二与非门的求值控制端、第3个第二与非门的求值控制端和第4个第二与非门的求值控制端连接且其连接端为译码单元的求值控制端，第1个第二与非门的输出端为译码单元的第一输出端，第1个第二与非门的反相输出端为译码单元的第一反相输出端，第2个第二与非门的输出端为译码单元的第二输出端，第2个第二与非门的反相输出端为译码单元的第二反相输出端，第3个第二与非门的输出端为译码单元的第三输出端，第3个第二与非门的反相输出端为译码单元的第三反相输出端，第4个第二与非门的输出端为译码单元的第四输出端，第4个第二与非门的反相输出端为译码单元的第四反相输出端。

本实施例中，如图3所示，第一与非门分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20和第二十一NMOS管N21；第一PMOS管P1的源极接入电源VDD，第一PMOS管P1的栅极、第一NMOS管N1的栅极和第四NMOS管N4的栅极连接且其连接端为第一与非门的放电控制端；第一PMOS管P1的漏极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极连接，第二PMOS管P2的栅极和第五PMOS管P5的栅极连接且其连接端为第一与非门的预充控制端，第二PMOS管P2的漏极、第三PMOS管P3的漏极、第一NMOS管N1的漏极、第二NMOS管N2的漏极、第四PMOS管P4的栅极和第三NMOS管N3的栅极连接且其连接端为第一与非门的输出端，第三PMOS管P3的栅极、第二NMOS管N2的栅极、第四PMOS管P4的漏极、第三NMOS管N3的漏极、第五PMOS管P5的漏极和第四NMOS管N4的漏极连接且其连接端为第一与非门的反相输出端；第一NMOS管N1的源极接地VSS，第二NMOS管N2的源极、第五NMOS管N5的漏极、第六NMOS管N6的漏极、第七NMOS管N7的漏极和第八NMOS管N8的漏极连接，第三NMOS管N3的源极、第九NMOS管N9的漏极、第十NMOS管N10的漏极、第十一NMOS管N11的漏极和第十二NMOS管N12的漏极连接，第四NMOS管N4的源极接地VSS，第五NMOS管N5的栅极、第七NMOS管N7的栅极、第十NMOS管N10的栅极和第十二NMOS管N12的栅极连接且其连接端为第一与非门的第一输入端，第五NMOS管N5的源极和第十三NMOS管N13的漏极连接，第六NMOS管N6的栅极、第八NMOS管N8的栅极、第九NMOS管N9的栅极和第十一NMOS管N11的栅极连接且其连接端为第一与非门的第一反相输入端，第六NMOS管N6的源极和第十四NMOS管N14的漏极连接，第七NMOS管N7的源极和第十五NMOS管N15的漏极连接，第八NMOS管N8的源极和第十六NMOS管N16的漏极连接，第九NMOS管N9的源极和第十七NMOS管N17的漏极连接，第十NMOS管N10的源极和第十八NMOS管N18的漏极连接，第十一NMOS管N11的源极和第十九NMOS管N19的漏极连接，第十二NMOS管N12的源极和第二十NMOS管N20的漏极连接，第十三NMOS管N13的栅极、第十四NMOS管N14的栅极、第十九NMOS管N19的栅极和第二十NMOS管N20的栅极连接且其连接端为第一与非门的第二输入端，第十三NMOS管N13的源极、第十四NMOS管N14的源极、第十五NMOS管N15的源极、第十六NMOS管N16的源极、第十七NMOS管N17的源极、第十八NMOS管N18的源极、第十九NMOS管N19的源极、第二十NMOS管N20的源极和第二十一NMOS管N21的漏极连接，第十五NMOS管N15的栅极、第十六NMOS管N16的栅极、第十七NMOS管N17的栅极和第十八NMOS管N18的栅极连接且其连接端为第一与非门的第二反相输入端，第二十一NMOS管N21的栅极为第一与非门的求值控制端，第二十一NMOS管N21的源极接地VSS，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5均为普通阈值电压PMOS管，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第二十一NMOS管N21均为普通阈值电压NMOS管，第五NMOS管N5、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十三NMOS管N13、第十七NMOS管N17、第十八NMOS管N18、和第十九NMOS管N19均为低阈值电压NMOS管，第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第十二NMOS管N12、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16第二十NMOS管N20均为高阈值电压NMOS管，四个第二与非门的电路结构域第一与非门的电路结构相同。

本实施例中，普通阈值电压PMOS管的阈值电压为-0.404V，普通阈值电压NMOS管的阈值电压为0.397V，低阈值电压NMOS管的阈值电压为0.243V，高阈值电压NMOS管的阈值电压为0.489V。

实施例二：本实施例与实施例一基本相同，区别仅在于：本实施例中，如图4所示，第一缓冲器BUFF1包括第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端为第一缓冲器BUFF1的输入端，第一反相器INV1的输出端和第二反相器INV2的输入端连接，第二反相器INV2的输出端为第一缓冲器BUFF1的输出端，第二缓冲器BUFF2和第三缓冲器BUFF3的电路结构与第一缓冲器BUFF1相同。

本发明的基于TDPL逻辑的译码器的第一与非门的工作时序图如图5所示，分析图5可知：第一与非门的工作过程在每个周期中分为预充电、求值和放电三个阶段，当预充控制信号CHARGEB、放电控制信号DISCHARGE和求值控制信号EVAL均为低电平时，第一与非门进入预充电阶段，第一PMOS管P1，第二PMOS管P2和第五PMOS管导通，异或门的输出端OUT和反向输出端

预充电至高电平；随着求值控制信号EVAL和预充控制信号CHARGEB变为高电平，而放电控制信号DISCHARGE保持之前低电平状态不变，第二PMOS管P2和第五PMOS管P5截止，电路预充电结束，同时求值管第二十一NMOS管N21导通，电路进入求值阶段，此时第一输入信号A＝1，第二输入信号B＝1，下拉网络中第五NMOS管N5、第十三NMOS管N13、第十二NMOS管N12和第二十NMOS管N20导通，第二NMOS管N2和第三NMOS管N3的栅极电压之前已预充至高电平，因而第二NMOS管N2和第三NMOS管N3处分别有电流流过，将流过第二NMOS管N2的电流记为I1，将流过第三NMOS管N3的电流记为I2，由于第五NMOS管N5和第十三NMOS管N13为低阈值管，此时由第三PNOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3构成的灵敏放大器将电流I1与电流I2的差值进行放大，第一与非门的输出端OUT率先放电至低电平，第四PMOS管P4导通，第一与非门的反向输出端

仍然保持高电平；当求值控制信号EVAL为低电平，放电控制信号DISCHARGE变为高电平时，而预充控制信号CHARGEB保持上一状态，第二十一NMOS管N21截止，求值结束，同时第一NMOS管N1和第四NMOS管N4导通，电路进入放电阶段，第一与非门的输出端OUT和反向输出端

放电至低电平，一个工作周期结束，实现与非逻辑功能。

同样的，对于本发明而言，主要由结构相同的第一与非门和第二与非门构成，其工作过程也分为预充电、求值和放电三个阶段。当预充控制信号CHARGEB、放电控制信号DISCHARGE、求值控制信号EVAL均为低电平时，本发明的译码器进入预充电阶段，三十二个输出端口皆充电至高电平，随着求值控制信号EVAL、预充控制信号CHARGEB变为高电平，放电控制信号DISCHARGE保持低电平，译码器进入求值阶段，当求值控制信号EVAL为低电平，放电控制信号DISCHARGE变为高电平时，而预充控制信号CHARGEB保持高电平，求值结束，译码器进入放电阶段，一个工作周期结束，实现译码功能。

本发明的基于TDPL逻辑的译码器的第一与非门的仿真图如图6所示，本发明的基于TDPL逻辑的译码器的译码单元的仿真图如图7所示，本分析图6可知，该第一与非门有着正确的逻辑功能，分析图7可知，译码单元的逻辑功能是正确的。

Claims (5)

1.一种基于TDPL逻辑的译码器，其特征在于包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器、第二缓冲器和第三缓冲器；每个所述的译码单元分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一输出端、第一反相输出端、第二输出端、第二反相输出端、第三输出端、第三反相输出端、第四输出端、第四反相输出端、预充控制端、放电控制端和求值控制端；每个所述的第一与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；将两个所述的译码单元分别称为第一译码单元和第二译码单元，所述的第一译码单元的预充控制端、所述的第二译码单元的预充控制端和所述的第一缓冲器的输入端连接且其连接端为所述的译码器的预充控制端，用于接入预充控制信号，所述的第一译码单元的放电控制端、所述的第二译码单元的放电控制端和所述的第二缓冲器的输入端连接且其连接端为所述的译码器的放电控制端，用于接入放电控制信号，所述的第一译码单元的求值控制端、所述的第二译码单元的求值控制端和所述的第三缓冲器的输入端连接且其连接端为所述的译码器的求值控制端，用于接入求值控制信号，所述的第一缓冲器的输出端和十六个所述的第一与非门的预充控制端连接，所述的第二缓冲器的输出端和十六个所述的第一与非门的放电控制端连接，所述的第三缓冲器的输出端和十六个所述的第一与非门的求值控制端连接，第1个所述的第一与非门的第一输入端、第5个所述的第一与非门的第一输入端、第9个所述的第一与非门的第一输入端、第13个所述的第一与非门的第一输入端和所述的第一译码单元的第一输出端连接，第1个所述的第一与非门的第一反相输入端、第5个所述的第一与非门的第一反相输入端、第9个所述的第一与非门的第一反相输入端、第13个所述的第一与非门的第一反相输入端和所述的第一译码单元的第一反相输出端连接，第2个所述的第一与非门的第一输入端、第6个所述的第一与非门的第一输入端、第10个所述的第一与非门的第一输入端、第14个所述的第一与非门的第一输入端和所述的第一译码单元的第二输出端连接，第2个所述的第一与非门的第一反相输入端、第6个所述的第一与非门的第一反相输入端、第10个所述的第一与非门的第一反相输入端、第14个所述的第一与非门的第一反相输入端和所述的第一译码单元的第二反相输出端连接，第3个所述的第一与非门的第一输入端、第7个所述的第一与非门的第一输入端、第11个所述的第一与非门的第一输入端、第15个所述的第一与非门的第一输入端和所述的第一译码单元的第三输出端连接，第3个所述的第一与非门的第一反相输入端、第7个所述的第一与非门的第一反相输入端、第11个所述的第一与非门的第一反相输入端、第15个所述的第一与非门的第一反相输入端和所述的第一译码单元的第三反相输出端连接，第4个所述的第一与非门的第一输入端、第8个所述的第一与非门的第一输入端、第12个所述的第一与非门的第一输入端、第16个所述的第一与非门的第一输入端和所述的第一译码单元的第四输出端连接，第4个所述的第一与非门的第一反相输入端、第8个所述的第一与非门的第一反相输入端、第12个所述的第一与非门的第一反相输入端、第16个所述的第一与非门的第一反相输入端和所述的第一译码单元的第四反相输出端连接，第1个所述的第一与非门的第二输入端、第2个所述的第一与非门的第二输入端、第3个所述的第一与非门的第二输入端、第4个所述的第一与非门的第二输入端和所述的第二译码单元的第一输出端连接，第1个所述的第一与非门的第二反相输入端、第2个所述的第一与非门的第二反相输入端、第3个所述的第一与非门的第二反相输入端、第4个所述的第一与非门的第二反相输入端和所述的第二译码单元的第一反相输出端连接，第5个所述的第一与非门的第二输入端、第6个所述的第一与非门的第二输入端、第7个所述的第一与非门的第二输入端、第8个所述的第一与非门的第二输入端和所述的第二译码单元的第二输出端连接，第5个所述的第一与非门的第二反相输入端、第6个所述的第一与非门的第二反相输入端、第7个所述的第一与非门的第二反相输入端、第8个所述的第一与非门的第二反相输入端和所述的第二译码单元的第二反相输出端连接，第9个所述的第一与非门的第二输入端、第10个所述的第一与非门的第二输入端、第11个所述的第一与非门的第二输入端、第12个所述的第一与非门的第二输入端和所述的第二译码单元的第三输出端连接，第9个所述的第一与非门的第二反相输入端、第10个所述的第一与非门的第二反相输入端、第11个所述的第一与非门的第二反相输入端、第12个所述的第一与非门的第二反相输入端和所述的第二译码单元的第三反相输出端连接，第13个所述的第一与非门的第二输入端、第14个所述的第一与非门的第二输入端、第15个所述的第一与非门的第二输入端、第16个所述的第一与非门的第二输入端和所述的第二译码单元的第四输出端连接，第13个所述的第一与非门的第二反相输入端、第14个所述的第一与非门的第二反相输入端、第15个所述的第一与非门的第二反相输入端、第16个所述的第一与非门的第二反相输入端和所述的第二译码单元的第四反相输出端连接，所述的第一译码单元的第一输入端为所述的译码器的第一输入端，所述的第一译码单元的第一反相输入端为所述的译码器的第一反相输入端，所述的第一译码单元的第二输入端为所述的译码器的第二输入端，所述的第一译码单元的第二反相输入端为所述的译码器的第二反相输入端，所述的第二译码单元的第一输入端为所述的译码器的第三输入端，所述的第二译码单元的第一反相输入端为所述的译码器的第三反相输入端，所述的第二译码单元的第二输入端为所述的译码器的第四输入端，所述的第二译码单元的第二反相输入端为所述的译码器的第四反相输入端，第j个所述的第一与非门的输出端为所述的译码器的第j个输出端，第j个所述的第一与非门的反相输出端为所述的译码器的第j个反相输出端，j＝1,2，…，16。

2.根据权利要求1所述的一种基于TDPL逻辑的译码器，其特征在于每个所述的译码单元分别包括四个工作逻辑分别为三相双轨预充逻辑的第二与非门，每个所述的第二与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；第1个所述的第二与非门的第一输入端、第2个所述的第二与非门的第一输入端、第3个所述的第二与非门的第一反相输入端和第4个所述的第二与非门的第一反相输入端连接且其连接端为所述的译码单元的第一反相输入端，第1个所述的第二与非门的第一反相输入端、第2个所述的第二与非门的第一反相输入端、第3个所述的第二与非门的第一输入端和第4个所述的第二与非门的第一输入端连接且其连接端为所述的译码单元的第一输入端，第1个所述的第二与非门的第二输入端、第2个所述的第二与非门的第二反相输入端、第3个所述的第二与非门的第二输入端和第4个所述的第二与非门的第二反相输入端连接且其连接端为所述的译码单元的第二反相输入端，第1个所述的第二与非门的第二反相输入端、第2个所述的第二与非门的第二输入端、第3个所述的第二与非门的第二反相输入端和第4个所述的第二与非门的第二输入端连接且其连接端为所述的译码单元的第二输入端，第1个所述的第二与非门的预充控制端、第2个所述的第二与非门的预充控制端、第3个所述的第二与非门的预充控制端和第4个所述的第二与非门的预充控制端连接且其连接端为所述的译码单元的预充控制端，第1个所述的第二与非门的放电控制端、第2个所述的第二与非门的放电控制端、第3个所述的第二与非门的放电控制端和第4个所述的第二与非门的放电控制端连接且其连接端为所述的译码单元的放电控制端，第1个所述的第二与非门的求值控制端、第2个所述的第二与非门的求值控制端、第3个所述的第二与非门的求值控制端和第4个所述的第二与非门的求值控制端连接且其连接端为所述的译码单元的求值控制端，第1个所述的第二与非门的输出端为所述的译码单元的第一输出端，第1个所述的第二与非门的反相输出端为所述的译码单元的第一反相输出端，第2个所述的第二与非门的输出端为所述的译码单元的第二输出端，第2个所述的第二与非门的反相输出端为所述的译码单元的第二反相输出端，第3个所述的第二与非门的输出端为所述的译码单元的第三输出端，第3个所述的第二与非门的反相输出端为所述的译码单元的第三反相输出端，第4个所述的第二与非门的输出端为所述的译码单元的第四输出端，第4个所述的第二与非门的反相输出端为所述的译码单元的第四反相输出端。

3.根据权利要求2所述的一种基于TDPL逻辑的译码器，其特征在于每个所述的第一与非门分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管；所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一与非门的放电控制端；所述的第一PMOS管的漏极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的第一与非门的预充控制端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的第一与非门的输出端，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的第一与非门的反相输出端；所述的第一NMOS管的源极接地，所述的第二NMOS管的源极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的第一与非门的第一输入端，所述的第五NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第六NMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一与非门的第一反相输入端，所述的第六NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十NMOS管的栅极连接且其连接端为所述的第一与非门的第二输入端，所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十五NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的第一与非门的第二反相输入端，所述的第二十一NMOS管的栅极为所述的第一与非门的求值控制端，所述的第二十一NMOS管的源极接地，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管均为普通阈值电压PMOS管，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管和所述的第二十一NMOS管均为普通阈值电压NMOS管，所述的第五NMOS管、所述的第九NMOS管、所述的第十NMOS管、所述的第十一NMOS管、所述的第十三NMOS管、所述的第十七NMOS管、所述的第十八NMOS管、和所述的第十九NMOS管均为低阈值电压NMOS管，所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第十二NMOS管、所述的第十四NMOS管、所述的第十五NMOS管、所述的第十六NMOS管所述的第二十NMOS管均为高阈值电压NMOS管，四个所述的第二与非门的电路结构域所述的第一与非门的电路结构相同。

4.根据权利要求3所述的一种基于TDPL逻辑的译码器，其特征在于所述的普通阈值电压PMOS管的阈值电压为-0.404V，所述的普通阈值电压NMOS管的阈值电压为0.397V，所述的低阈值电压NMOS管的阈值电压为0.243V，所述的高阈值电压NMOS管的阈值电压为0.489V。

5.根据权利要求1所述的一种基于TDPL逻辑的译码器，其特征在于所述的第一缓冲器包括第一反相器和第二反相器，所述的第一反相器的输入端为所述的第一缓冲器的输入端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的第一缓冲器的输出端，所述的第二缓冲器和所述的第三缓冲器的电路结构与所述的第一缓冲器相同。

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