KR20060092408A - 고성능 배타적 오아 및 배타적 노아 회로 및 방법 - Google Patents

고성능 배타적 오아 및 배타적 노아 회로 및 방법 Download PDF

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KR20060092408A
KR20060092408A KR1020050013154A KR20050013154A KR20060092408A KR 20060092408 A KR20060092408 A KR 20060092408A KR 1020050013154 A KR1020050013154 A KR 1020050013154A KR 20050013154 A KR20050013154 A KR 20050013154A KR 20060092408 A KR20060092408 A KR 20060092408A
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Abstract

상보적인 신호들을 사용하지 않고 고속동작을 수행하는 배타적 오아 회로 및 방법, 배타적 노아 회로 및 방법이 개시된다. 상기 배타적 오아 회로는, 두개 이상의 입력신호들을 수신하는 낸드게이트, 상기 두개 이상의 입력신호들을 수신하는 노아게이트, 상기 노아게이트의 출력신호가 논리"로우"일 때 상기 낸드게이트의 출력신호를 출력노드로 전달하는 피모스 트랜지스터, 및 상기 노아게이트의 출력신호가 논리"하이"일 때 상기 출력노드를 풀다운시키는 엔모스 트랜지스터를 구비하는 것을 특징으로 한다. 상기 배타적 노아 회로는, 두개 이상의 입력신호들을 수신하는 낸드게이트, 상기 두개 이상의 입력신호들을 수신하는 노아게이트, 상기 낸드게이트의 출력신호가 논리"하이"일 때 상기 노아게이트의 출력신호를 출력노드로 전달하는 엔모스 트랜지스터, 및 상기 낸드게이트의 출력신호가 논리"로우"일 때 상기 출력노드를 풀업시키는 피모스 트랜지스터를 구비하는 것을 특징으로 한다.

Description

고성능 배타적 오아 및 배타적 노아 회로 및 방법{Circuits and methods for high performance exclusive OR and exclusive NOR}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 CMOS와 전송게이트(Transmission Gate)를 이용하는 싱글-레일(Single-rail) 기법에 따른 종래의 배타적 오아(XOR) 회로를 나타낸다.
도 2는 CMOS와 전송게이트를 이용하는 싱글-레일 기법에 따른 종래의 배타적 노아(XNOR) 회로를 나타낸다.
도 3은 본 발명의 일실시예에 따른 배타적 오아(XOR) 회로를 나타내는 회로도이다.
도 4는 도 3의 배타적 오아 회로에 대한 등가회로를 나타내는 회로도이다.
도 5는 본 발명의 일실시예에 따른 배타적 노아(XNOR) 회로를 나타내는 회로도이다.
도 6은 도 5의 배타적 노아 회로에 대한 등가회로를 나타내는 회로도이다.
도 7은 도 3의 배타적 오아(XOR) 회로 및 도 5의 배타적 노아(XNOR) 회로에 대한 진리표(Truth table)를 나타낸다.
도 8은 도 1에 도시된 종래의 배타적 오아(XOR) 회로와 도 3에 도시된 본 발 명에 따른 배타적 오아 회로에 대한 지연시간, 즉 속도를 시뮬레이션한 결과를 나타내는 도면이다.
도 9은 도 2에 도시된 종래의 배타적 노아(XNOR) 회로와 도 5에 도시된 본 발명에 따른 배타적 노아 회로에 대한 지연시간, 즉 속도를 시뮬레이션한 결과를 나타내는 도면이다.
도 10은 도 1에 도시된 종래의 배타적 오아(XOR) 회로와 도 3에 도시된 본 발명에 따른 배타적 오아 회로에 대한 전력소모를 시뮬레이션한 결과를 나타내는 도면이다.
도 11은 도 2에 도시된 종래의 배타적 노아(XNOR) 회로와 도 5에 도시된 본 발명에 따른 배타적 노아 회로에 대한 전력소모를 시뮬레이션한 결과를 나타내는 도면이다.
도 12는 도 1에 도시된 종래의 배타적 오아(XOR) 회로와 도 3에 도시된 본 발명에 따른 배타적 오아 회로에 대한 지연시간과 전력소모를 곱한 결과를 나타내는 도면이다.
도 13은 도 2에 도시된 종래의 배타적 노아(XNOR) 회로와 도 5에 도시된 본 발명에 따른 배타적 노아 회로에 대한 지연시간과 전력소모를 곱한 결과를 나타내는 도면이다.
본 발명은 논리 회로에 관한 것으로, 특히 배타적 오아(XOR) 회로 및 방법, 배타적 노아(XNOR) 회로 및 방법에 관한 것이다.
고속동작을 위해 여러가지 형태의 논리회로들이 사용되고 있으며 그 중에서 CMOS 기법을 바탕으로 전송게이트(Transmission Gate)를 이용하는 복합적인 논리회로 형태가 많이 사용되고 있다. 최근에는 고속동작을 위해 듀얼-레일(Dual-rail) 기법이 사용되기도 하나, 이 기법에는 상보적인 신호들이 추가됨에 따라 신호 라우팅(routing)과 칩 면적이 증가되는 단점들이 있다.
반면에 싱글-레일(Single-rail) 기법은 신호 라우팅(routing)과 칩 면적이 감소되는 장점이 있으나 자체 상보적인 신호들을 만들기 위해 반전(inverting) 회로가 필요하며 이러한 회로가 고속동작 및 전력소모에 영향을 미치게 된다. 따라서, 듀얼-레일(Dual-rail) 기법의 성능을 갖고 싱글-레일(Single-rail) 기법의 라우팅과 칩 면적을 갖는 논리회로가 요구되고 있다.
도 1은 CMOS와 전송게이트(Transmission Gate)를 이용하는 싱글-레일(Single-rail) 기법에 따른 종래의 배타적 오아 회로를 나타내고, 도 2는 CMOS와 전송게이트를 이용하는 싱글-레일 기법에 따른 종래의 배타적 노아 회로를 나타낸다.
도 1을 참조하면, 종래의 배타적 오아 회로는 피모스 트랜지스터들(P11,P12), 엔모스 트랜지스터들(N11,N12), 전송게이트(13), 및 인버터들(11,12,14)를 포함하여 구성된다. 도 2를 참조하면, 종래의 배타적 노아 회로는 피모스 트랜지스터들(P21,P22), 엔모스 트랜지스터들(N21,N22), 전송게이트(23), 및 인버터들(21,22,24)를 포함하여 구성된다.
상기 종래의 배타적 오아 회로 및 종래의 배타적 노아 회로에서는 도 1 및 도 2에 도시된 바와 같이 두 입력신호들(A,B)에 대한 상보적인 신호들을 생성하기 위해 인버터들(11,12,21,22)이 사용된다. 따라서 인버터들(11,12,21,22)을 통한 지연이 발생된 후 전송게이트와 피모스 트랜지스터들, 및 엔모스 트랜지스터들이 동작되게 되므로, 결국 인버터들(11,12,21,22)에 의해 상보적인 신호들을 생성하는 데 걸리는 시간만큼 지연이 발생하게 된다. 이로 인하여 동작속도가 다소 떨어지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 상보적인 신호들을 사용하지 않고 고속동작을 수행하는 배타적 오아 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상보적인 신호들을 사용하지 않고 고속동작을 수행하는 배타적 노아 회로를 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 상보적인 신호들을 사용하지 않고 고속동작을 수행하는 배타적 오아 방법을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 상보적인 신호들을 사용하지 않고 고속동작을 수행하는 배타적 노아 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 배타적 오아 회로는, 두개 이상의 입력신호들을 수신하는 낸드게이트, 상기 두개 이상의 입력신호들을 수 신하는 노아게이트, 상기 노아게이트의 출력신호가 논리"로우"일 때 상기 낸드게이트의 출력신호를 출력노드로 전달하는 스위치 회로, 및 상기 노아게이트의 출력신호가 논리"하이"일 때 상기 출력노드를 풀다운시키는 풀다운 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 스위치 회로는, 상기 출력노드와 상기 낸드게이트의 출력단 사이에 연결되고 게이트에 상기 노아게이트의 출력단이 연결되는 피모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면 상기 풀다운 회로는, 상기 출력노드와 접지전압 사이에 연결되고 게이트에 상기 노아게이트의 출력단이 연결되는 엔모스 트랜지스터를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 배타적 노아 회로는, 두개 이상의 입력신호들을 수신하는 낸드게이트, 상기 두개 이상의 입력신호들을 수신하는 노아게이트, 상기 낸드게이트의 출력신호가 논리"하이"일 때 상기 노아게이트의 출력신호를 출력노드로 전달하는 스위치 회로, 및 상기 낸드게이트의 출력신호가 논리"로우"일 때 상기 출력노드를 풀업시키는 풀업 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 스위치 회로는, 상기 출력노드와 상기 노아게이트의 출력단 사이에 연결되고 게이트에 상기 낸드게이트의 출력단이 연결되는 엔모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면 상기 풀업 회로는, 상기 출력노드와 전원전압 사 이에 연결되고 게이트에 상기 낸드게이트의 출력단이 연결되는 피모스 트랜지스터를 구비한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 배타적 오아 방법은, 두개 이상의 입력신호들을 수신하여 낸드 동작을 수행하는 단계, 상기 두개 이상의 입력신호들을 수신하여 노아 동작을 수행하는 단계, 상기 노아 동작 수행결과가 논리"로우"일 때는 상기 낸드 동작 수행결과를 출력노드로 출력하는 단계, 및 상기 노아 동작 수행결과가 논리"하이"일 때는 상기 낸드 동작 수행결과가 상기 출력노드로 출력되는 것을 차단(blocking)하고 상기 출력노드를 논리"로우" 레벨로 만드는 단계를 구비하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 배타적 노아 방법은, 두개 이상의 입력신호들을 수신하여 낸드 동작을 수행하는 단계, 상기 두개 이상의 입력신호들을 수신하여 노아 동작을 수행하는 단계, 상기 낸드 동작 수행결과가 논리"하이"일 때는 상기 노아 동작 수행결과를 출력노드로 출력하는 단계, 및 상기 낸드 동작 수행결과가 논리"로우"일 때는 상기 노아 동작 수행결과가 상기 출력노드로 출력되는 것을 차단(blocking)하고 상기 출력노드를 논리"하이" 레벨로 만드는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 배타적 오아(XOR) 회로를 나타내는 회로도이고, 도 4는 도 3의 배타적 오아 회로에 대한 등가회로를 나타내는 회로도이다. 여기에서는 두개의 입력신호들(A,B)를 갖는 경우가 도시되었다.
도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 배타적 오아 회로는 노아게이트(41), 낸드게이트(43), 스위치에 해당하는 피모스 트랜지스터(PX31), 및 풀다운 소자에 해당하는 엔모스 트랜지스터(NX31)를 구비한다.
노아게이트(41)는 두개의 입력신호들(A,B)을 수신하여 노아 동작을 수행한다. 낸드게이트(43)는 두개의 입력신호들(A,B)을 수신하여 낸드 동작을 수행한다. 스위치에 해당하는 피모스 트랜지스터(PX31)는 노아게이트(41)의 출력신호(M1)가 논리"로우"일 때 상기 낸드게이트(43)의 출력신호(M2)를 출력노드(M3)로 전달한다. 풀다운 소자에 해당하는 엔모스 트랜지스터(NX31)는 노아게이트(41)의 출력신호(M1)가 논리"하이"일 때 상기 출력노드(M3)를 접지전압(VSS) 레벨로 풀다운시킨다.
상기 피모스 트랜지스터(PX31)는 출력신호(Y)를 출력하는 출력노드(M3)와 낸드게이트(43)의 출력단(M2) 사이에 연결되고 게이트에 노아게이트(41)의 출력단(M1)이 연결된다. 상기 엔모스 트랜지스터(NX31)는 출력노드(M3)와 접지전압(VSS) 사이에 연결되고 게이트에 노아게이트(41)의 출력단(M1)이 연결된다.
노아게이트(41) 및 낸드게이트(43)는 일반적인 CMOS 형태로 구성된다. 노아게이트(41)는 전원전압(VDD)과 노아게이트(41)의 출력단(M1) 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 피모스 트랜지스터들(P31,P32), 및 노아게이트(41)의 출력단(M1)과 접지전압(VSS) 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 엔모스 트랜지스터들(N31,N32)을 구비한다.
낸드게이트(43)는 전원전압(VDD)과 낸드게이트(43)의 출력단(M2) 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 피모스 트랜지스터들(P33,P34), 및 상기 출력노드(M3)와 접지전압(VSS) 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 엔모스 트랜지스터들(N33,N34)을 구비한다.
도 5는 본 발명의 일실시예에 따른 배타적 노아(XNOR) 회로를 나타내는 회로도이고, 도 6은 도 5의 배타적 노아 회로에 대한 등가회로를 나타내는 회로도이다. 여기에서는 두개의 입력신호들(A,B)를 갖는 경우가 도시되었다.
도 5 및 도 6을 참조하면, 본 발명의 일실시예에 따른 배타적 노아 회로는 낸드게이트(61), 노아게이트(63), 스위치에 해당하는 엔모스 트랜지스터(NX51), 및 풀업 소자에 해당하는 피모스 트랜지스터(PX51)를 구비한다.
낸드게이트(61)는 두개의 입력신호들(A,B)을 수신하여 낸드 동작을 수행한다. 노아게이트(63)는 두개의 입력신호들(A,B)을 수신하여 노아 동작을 수행한다. 스위치에 해당하는 엔모스 트랜지스터(NX51)는 낸드게이트(61)의 출력신호(M4)가 논리"하이"일 때 상기 노아게이트(63)의 출력신호(M5)를 출력노드(M6)로 전달한다. 풀업 소자에 해당하는 피모스 트랜지스터(PX51)는 낸드게이트(61)의 출력신호(M4) 가 논리"로우"일 때 상기 출력노드(M6)를 전원전압(VDD) 레벨로 풀업시킨다.
엔모스 트랜지스터(NX51)는 상기 출력노드(M6)와 상기 노아게이트(63)의 출력단(M5) 사이에 연결되고 게이트에 상기 낸드게이트(61)의 출력단(M4)이 연결된다. 피모스 트랜지스터(PX51)는 상기 출력노드(M6)와 전원전압(VDD) 사이에 연결되고 게이트에 상기 낸드게이트(61)의 출력단(M4)이 연결된다.
낸드게이트(61) 및 노아게이트(63)는 일반적인 CMOS 형태로 구성된다. 낸드게이트(61)는 전원전압(VDD)과 상기 낸드게이트(61)의 출력단(M4) 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 피모스 트랜지스터들(P51,P52), 및 상기 낸드게이트(61)의 출력단(M4)과 접지전압(VSS) 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 엔모스 트랜지스터들(N51,N52)을 구비한다.
노아게이트(63)는 전원전압(VDD)과 상기 출력노드(M6) 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 피모스 트랜지스터들(P53,P54), 및 상기 노아게이트(63)의 출력단(M5)과 접지전압(VSS) 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들(A,B)중 대응되는 입력신호가 인가되는 엔모스 트랜지스터들(N53,N54)을 구비한다.
도 7은 도 3의 배타적 오아(XOR) 회로 및 도 5의 배타적 노아(XNOR) 회로에 대한 진리표(Truth table)를 나타낸다.
도 3 및 도 4의 회로에서 수행되는 본 발명에 따른 배타적 오아 방법을 좀더 설명하면, 먼저 낸드게이트(43)에 의해 두개의 입력신호들(A,B)을 수신하여 낸드 동작을 수행하고 노아게이트(41)에 의해 상기 두개의 입력신호들(A,B)을 수신하여 노아 동작을 수행한다.
다음에 상기 노아 동작 수행결과가 논리"로우"일 때는 상기 낸드 동작 수행결과를 상기 스위치(PX31)를 통해 출력노드(M3)로 출력한다. 그리고 상기 노아 동작 수행결과가 논리"하이"일 때는 상기 스위치(PX31)를 통해 상기 낸드 동작 수행결과가 상기 출력노드(M3)로 출력되는 것을 차단(blocking)하고 상기 풀다운 소자(NX31)에 의해 상기 출력노드(M3)를 논리"로우" 레벨로 만든다.
도 5 및 도 6의 회로에서 수행되는 본 발명에 따른 배타적 노아 방법을 좀더 설명하면, 먼저 낸드게이트(61)에 의해 두개의 입력신호들(A,B)을 수신하여 낸드 동작을 수행하고 노아게이트(63)에 의해 상기 두개의 입력신호들(A,B)을 수신하여 노아 동작을 수행한다.
다음에 상기 낸드 동작 수행결과가 논리"하이"일 때는 상기 노아 동작 수행결과를 상기 스위치(NX51)를 통해 출력노드(M6)로 출력한다. 그리고 상기 낸드 동작 수행결과가 논리"로우"일 때는 상기 스위치(NX51)를 통해 상기 노아 동작 수행결과가 상기 출력노드(M6)로 출력되는 것을 차단(blocking)하고 상기 풀업 소자(PX51)에 의해 상기 출력노드(M6)를 논리"하이" 레벨로 만든다.
이상에서와 같이 본 발명에 따른 배타적 오아 회로 및 방법, 배타적 노아 회로 및 방법에서는 입력신호들(A,B)에 대한 상보적인 신호들을 사용하지 않으며 따라서 상보적인 신호들을 생성하기 위한 인버터들이 필요하지 않다. 따라서 종래의 회로 및 방법에 비해 고속동작이 가능하다.
도 8은 도 1에 도시된 종래의 배타적 오아(XOR) 회로와 도 3에 도시된 본 발명에 따른 배타적 오아 회로에 대한 지연시간, 즉 속도를 시뮬레이션한 결과를 나타내는 도면이다. 도 9은 도 2에 도시된 종래의 배타적 노아(XNOR) 회로와 도 5에 도시된 본 발명에 따른 배타적 노아 회로에 대한 지연시간, 즉 속도를 시뮬레이션한 결과를 나타내는 도면이다. 여기에서 DELAY은 입력신호들(A,B)로부터 출력신호(Y)까지의 지연시간을 나타내며 LOAD는 출력신호(Y)가 출력되는 노드의 부하를 나타낸다.
도 8을 참조하면, 본 발명에 따른 배타적 오아 회로가 종래의 배타적 오아 회로에 비해 약 14~17% 정도 지연시간이 작은 것을 알 수 있다. 또한 도 9를 참조하면, 본 발명에 따른 배타적 노아 회로가 종래의 배타적 노아 회로에 비해 약 24~26% 정도 지연시간이 작은 것을 알 수 있다.
도 10은 도 1에 도시된 종래의 배타적 오아(XOR) 회로와 도 3에 도시된 본 발명에 따른 배타적 오아 회로에 대한 전력소모를 시뮬레이션한 결과를 나타내는 도면이다. 도 11은 도 2에 도시된 종래의 배타적 노아(XNOR) 회로와 도 5에 도시된 본 발명에 따른 배타적 노아 회로에 대한 전력소모를 시뮬레이션한 결과를 나타내는 도면이다. 여기에서 POWER는 전력소모를 나타내며 LOAD는 출력신호(Y)가 출력되는 노드의 부하를 나타낸다.
도 10을 참조하면, 본 발명에 따른 배타적 오아 회로가 종래의 배타적 오아 회로에 비해 약 3~4% 정도 전력소모가 많은 것을 알수 있다. 또한 도 11을 참조하면, 본 발명에 따른 배타적 노아 회로가 종래의 배타적 노아 회로에 비해 약 16~17% 정도 전력소모가 많은 것을 알 수 있다. 이와 같이 종래의 회로들에 비해 본 발명에 따른 회로들의 전력소모가 더 많은 이유는 출력단에서 전력소모가 다소 증가하기 때문이다.
도 12는 도 1에 도시된 종래의 배타적 오아(XOR) 회로와 도 3에 도시된 본 발명에 따른 배타적 오아 회로에 대한 지연시간과 전력소모를 곱한 결과를 나타내는 도면이다. 도 13은 도 2에 도시된 종래의 배타적 노아(XNOR) 회로와 도 5에 도시된 본 발명에 따른 배타적 노아 회로에 대한 지연시간과 전력소모를 곱한 결과를 나타내는 도면이다. 여기에서 PD는 지연시간과 전력소모를 곱한 값을 나타내며 LOAD는 출력신호(Y)가 출력되는 노드의 부하를 나타낸다.
도 12를 참조하면, 본 발명에 따른 배타적 오아 회로가 종래의 배타적 오아 회로에 비해 약 11~13% 정도 성능이 향상된 것을 알수 있다. 또한 도 13을 참조하면, 본 발명에 따른 배타적 노아 회로가 종래의 배타적 노아 회로에 비해 약 11~13% 정도 성능이 향상된 것을 알 수 있다.
상술한 시뮬레이션 결과에 따르면, 종래의 회로들에 비해 본 발명에 따른 회로들이 속도면에서 약 14~26% 정도 향상되었고 전력소모 면에서는 약3~17% 정도 저하된 성능을 나타냈지만 전체적인 성능, 즉 지연시간과 전력소모의 곱 측면에서는 약 11~13% 정도 향상된 결과를 나타냈다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아 니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 배타적 오아 회로 및 방법, 배타적 노아 회로 및 방법에서는 입력신호들에 대한 상보적인 신호들을 사용하지 않으며 따라서 상보적인 신호들을 생성하기 위한 인버터들이 필요하지 않다. 따라서 종래의 회로 및 방법에 비해 고속동작이 가능하고 전체적인 성능이 향상된다.

Claims (18)

  1. 두개 이상의 입력신호들을 수신하는 낸드게이트;
    상기 두개 이상의 입력신호들을 수신하는 노아게이트;
    상기 노아게이트의 출력신호가 논리"로우"일 때 상기 낸드게이트의 출력신호를 출력노드로 전달하는 스위치 회로; 및
    상기 노아게이트의 출력신호가 논리"하이"일 때 상기 출력노드를 풀다운시키는 풀다운 회로를 구비하는 것을 특징으로 하는 배타적 오아 회로.
  2. 제1항에 있어서, 상기 노아게이트는,
    전원전압과 상기 노아게이트의 출력단 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 노아게이트의 출력단과 접지전압 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 오아 회로.
  3. 제1항에 있어서, 상기 낸드게이트는,
    전원전압과 상기 낸드게이트의 출력단 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 출력노드와 접지전압 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 오아 회로.
  4. 제1항에 있어서, 상기 스위치 회로는,
    상기 출력노드와 상기 낸드게이트의 출력단 사이에 연결되고 게이트에 상기 노아게이트의 출력단이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 배타적 오아 회로.
  5. 제1항에 있어서, 상기 풀다운 회로는,
    상기 출력노드와 접지전압 사이에 연결되고 게이트에 상기 노아게이트의 출력단이 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 배타적 오아 회로.
  6. 두개 이상의 입력신호들을 수신하는 낸드게이트;
    상기 두개 이상의 입력신호들을 수신하는 노아게이트;
    상기 낸드게이트의 출력신호가 논리"하이"일 때 상기 노아게이트의 출력신호를 출력노드로 전달하는 스위치 회로; 및
    상기 낸드게이트의 출력신호가 논리"로우"일 때 상기 출력노드를 풀업시키는 풀업 회로를 구비하는 것을 특징으로 하는 배타적 노아 회로.
  7. 제6항에 있어서, 상기 노아게이트는,
    전원전압과 상기 출력노드 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 노아게이트의 출력단과 접지전압 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 노아 회로.
  8. 제6항에 있어서, 상기 낸드게이트는,
    전원전압과 상기 낸드게이트의 출력단 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 낸드게이트의 출력단과 접지전압 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 노아 회로.
  9. 제6항에 있어서, 상기 스위치 회로는,
    상기 출력노드와 상기 노아게이트의 출력단 사이에 연결되고 게이트에 상기 낸드게이트의 출력단이 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 배타적 노아 회로.
  10. 제6항에 있어서, 상기 풀업 회로는,
    상기 출력노드와 전원전압 사이에 연결되고 게이트에 상기 낸드게이트의 출력단이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 배타적 노아 회로.
  11. 두개 이상의 입력신호들을 수신하는 낸드게이트;
    상기 두개 이상의 입력신호들을 수신하는 노아게이트;
    출력신호를 출력하는 출력노드와 상기 낸드게이트의 출력단 사이에 연결되고 게이트에 상기 노아게이트의 출력단이 연결되는 피모스 트랜지스터; 및
    상기 출력노드와 접지전압 사이에 연결되고 게이트에 상기 노아게이트의 출력단이 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 배타적 오아 회로.
  12. 제11항에 있어서, 상기 노아게이트는,
    전원전압과 상기 노아게이트의 출력단 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 노아게이트의 출력단과 접지전압 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 오아 회로.
  13. 제11항에 있어서, 상기 낸드게이트는,
    전원전압과 상기 낸드게이트의 출력단 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 출력노드와 접지전압 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 오아 회로.
  14. 두개 이상의 입력신호들을 수신하는 낸드게이트;
    상기 두개 이상의 입력신호들을 수신하는 노아게이트;
    출력신호를 출력하는 출력노드와 전원전압 사이에 연결되고 게이트에 상기 낸드게이트의 출력단이 연결되는 피모스 트랜지스터; 및
    상기 출력노드와 상기 노아게이트의 출력단 사이에 연결되고 게이트에 상기 낸드게이트의 출력단이 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 배타적 노아 회로.
  15. 제14항에 있어서, 상기 노아게이트는,
    전원전압과 상기 출력노드 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 노아게이트의 출력단과 접지전압 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 노아 회로.
  16. 제14항에 있어서, 상기 낸드게이트는,
    전원전압과 상기 낸드게이트의 출력단 사이에 병렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 피모스 트랜지스터들; 및
    상기 낸드게이트의 출력단과 접지전압 사이에 직렬연결되고 각각의 게이트에 상기 입력신호들중 대응되는 입력신호가 인가되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 배타적 노아 회로.
  17. 두개 이상의 입력신호들을 수신하여 낸드 동작을 수행하는 단계;
    상기 두개 이상의 입력신호들을 수신하여 노아 동작을 수행하는 단계;
    상기 노아 동작 수행결과가 논리"로우"일 때는 상기 낸드 동작 수행결과를 출력노드로 출력하는 단계; 및
    상기 노아 동작 수행결과가 논리"하이"일 때는 상기 낸드 동작 수행결과가 상기 출력노드로 출력되는 것을 차단(blocking)하고 상기 출력노드를 논리"로우" 레벨로 만드는 단계를 구비하는 것을 특징으로 하는 배타적 오아 방법.
  18. 두개 이상의 입력신호들을 수신하여 낸드 동작을 수행하는 단계;
    상기 두개 이상의 입력신호들을 수신하여 노아 동작을 수행하는 단계;
    상기 낸드 동작 수행결과가 논리"하이"일 때는 상기 노아 동작 수행결과를 출력노드로 출력하는 단계; 및
    상기 낸드 동작 수행결과가 논리"로우"일 때는 상기 노아 동작 수행결과가 상기 출력노드로 출력되는 것을 차단(blocking)하고 상기 출력노드를 논리"하이" 레벨로 만드는 단계를 구비하는 것을 특징으로 하는 배타적 노아 방법.
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