CN110364210B - 基于lut结构的双轨预充电and-nand单元 - Google Patents

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Abstract

本发明公开了一种基于LUT结构的双轨预充电AND‑NAND单元，包括：单轨LBDL逻辑与门，其包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第一反相器I1；以及单轨LBDL逻辑与非门，其包括第四PMOS晶体管P4，第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4，第五NMOS晶体管N5和第二反相器I2。本发明的双轨预充电AND‑NAND单元使用更少的晶体管，占用更少的版图面积，同时保证了优秀的抗DPA攻击能力。

Description

基于LUT结构的双轨预充电AND-NAND单元
技术领域
本发明是关于信息安全技术领域，特别是关于一种基于LUT结构的双轨预充电AND-NAND单元。
背景技术
随着信息化技术的不断发展，信息技术已被广泛应用于政治、经济、个人生活等多个领域。同时，各种便携性密码设备的应用与实践也已深入到世界信息化发展的各个层面。而作为密码设备安全模块的核心部件，密码芯片一直面对着大量不同类型的攻击，与传统的破解加密芯片的方法相比，这些新兴的攻击技术更加隐蔽且难以防范。在各种攻击技术中侧信道攻击(Side-Channel Attack,SCA)旨在通过检测密码设备在运行时泄露的物理信息(功耗信息，电磁信息)来获取加密设备中处理的信息。差分功耗分析(DifferentialPower Analysis,DPA)，是侧信道攻击中一种最为简单高效的攻击方法，它易于实施，仅需要少量的实验人员及设备即可实现，极大地威胁了密码芯片的安全性。
为了应对DPA攻击，功耗防御措施应运而生。抵抗DPA攻击的基本思想是消除密码芯片工作时电流与内部数据之间的相关性。常规侧信道防护方法包括盲化泄露防护、消除泄露防护、弱化泄露防护等；在电路级防护通常通过设计新型逻辑单元来实现，其主要设计思想为双轨预充电逻辑，利用双轨预充电逻辑实现的单元主要包括敏感放大器逻辑(SenseAmplifier Based Logic,SABL)、行波动态差分逻辑(Wave Dynamic Differential Logic,WDDL)。查找表(Look-Up-Table,LUT)结构由于有着相同的求值深度，相同的充放电路径，因此很适合于设计功耗平坦化标准单元，基于此，现有技术设计了基于LUT的差分逻辑LBDL(LUT Based Differential Logic)，LBDL将LUT结构作为求值结构与特殊的预充电结构相结合，具有两个明显的优点：其一是采用双轨预充电逻辑，可以实现逐级充电，避免了过高的峰值电流；其二是采用半定制的实现方法，适用于现有的设计流程。除此之外，LBDL相较于WDDL具有更高的抗DPA攻击能力。
然而，现有技术的防护方法存在如下缺点：
WDDL逻辑使用标准单元中的与门与或门构建双轨预充电逻辑单元。这样虽然简化了设计流程。但是该WDDL采用的是工艺厂提供的标准单元库构建双轨预充电逻辑单元，不能完全实现功耗的均衡性，由于与门与或门本身的结构不对称，因此分别使用与门与或门作为双轨输出的两端会使得单元在运算不同数据时功耗仍有一定的差异性。LBDL相较于WDDL具有防护性能上的优势，具有更好的功耗均衡效果，但也因此牺牲了一定的面积。对于一个双轨逻辑与非-与门，使用WDDL实现需要12个晶体管，而对于严格平衡内部节点的双轨LBDL逻辑，所需要的晶体管数目为40个，单元面积增大了三倍，导致版图面积大大增加且芯片功耗较大。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种基于LUT结构的双轨预充电AND-NAND单元，其在LBDL逻辑单元的基础上进行面积优化，使用更少的晶体管，占用更少的版图面积，同时保证逻辑单元有着优秀的抗DPA攻击能力。
为实现上述目的，本发明提供了一种基于LUT结构的双轨预充电AND-NAND单元，该双轨预充电AND-NAND单元包括：单轨LBDL逻辑与门，单轨LBDL逻辑与门包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第一反相器I1，其中，第一PMOS晶体管P1的漏极与第三PMOS晶体管P3的漏极、第二NMOS晶体管N2的漏极以及第一反相器I1的输入端公共连接，第二POMS晶体管P2的漏极与第三PMOS晶体管P3的源极、第一NMOS晶体管N1的漏极以及第二NMOS晶体管N2的源极公共连接；以及单轨LBDL逻辑与非门，单轨LBDL逻辑与非门包括第四PMOS晶体管P4，第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4，第五NMOS晶体管N5和第二反相器I2，其中，第三NMOS晶体管N3的栅极接第三输入信号，第三NMOS晶体管N3的漏极与第五PMOS晶体管P5的漏极、第五NMOS晶体管N5的漏极以及第二反相器I2的输入端公共连接，第四NMOS晶体管N4的漏极与第五NMOS晶体管N5的源极、第四PMOS晶体管P4的漏极以及第五PMOS晶体管P5的源极公共连接。
在一优选实施方式中，双轨预充电AND-NAND单元，其特征在于，第三PMOS晶体管P3与第二NMOS晶体管N2、第五PMOS晶体管P5与第五NMOS晶体管N5分别构成传输门。
在一优选实施方式中，第一PMOS晶体管P1和第二POMS晶体管P2的源极分别接电源端，第一NMOS晶体管N1的源极接地，第一PMOS晶体管P1的栅极接第一输入信号，第二POMS晶体管P2的栅极接第二输入信号，第三PMOS晶体管P3的栅极接第三输入信号，第一NMOS晶体管N1的栅极接第二输入信号，第二NMOS晶体管N2的栅极接第一输入信号，第一反相器I1输出第一输出信号，第一输出信号为第一输入信号和第二输入信号相与的输出结果。
在一优选实施方式中，第三NMOS晶体管N3和第四NMOS晶体管N4的源极分别接地，第四PMOS晶体管P4的源极接电源端，第三NMOS晶体管N3的栅极接第三输入信号，第四PMOS晶体管P4和第四NMOS晶体管N4的栅极接第四输入信号，第五NMOS晶体管N5的栅极接第一输入信号，第五PMOS晶体管P5的栅极接第三输入信号，第二反相器I2输出第二输出信号，第二输出信号为第一输入信号和第二输入信号做与非运算的输出结果。
在一优选实施方式中，单轨LBDL逻辑与门包括第一节点和第二节点，其中，第一节点为第二POMS晶体管P2的漏极与第三PMOS晶体管P3的源极、第一NMOS晶体管N1的漏极以及第二NMOS晶体管N2的源极的连接节点，第二节点为第一PMOS晶体管P1的漏极与第三PMOS晶体管P3的漏极、第二NMOS晶体管N2的漏极以及第一反相器I1的输入端的连接节点；单轨LBDL逻辑与非门包括第三节点和第四节点，其中，第三节点为第四NMOS晶体管N4的漏极与第五NMOS晶体管N5的源极、第四PMOS晶体管P4的漏极以及第五PMOS晶体管P5的源极的连接节点，第四节点为第三NMOS晶体管N3的漏极与第五PMOS晶体管P5的漏极、第五NMOS晶体管N5的漏极以及第二反相器I2的输入端的连接节点。
在一优选实施方式中，第一至第五NMOS晶体管与第一至第五PMOS晶体管均采用相同的尺寸，以使得第一节点和第三节点的寄生电荷相等，第二节点和第四节点的寄生电荷相等。
在一优选实施方式中，双轨预充电AND-NAND单元的工作模式包括预充电阶段和求值阶段，其中在预充电阶段中，所有节点均被充电为1；在求值阶段中，第二节点和第四节点其中之一放电到0，第一节点和第三节点其中之一放电到0。
在一优选实施方式中，在预充电阶段中，所有输入信号均为0，使得第一至第五PMOS晶体管P5全部导通，第一至第五NMOS晶体管N5全部关断，以使得所有节点全部被充电为1，同时由于第一反相器I1和第二反相器I2的作用，第一输出信号和第二输出信号均为0，从而作为预充电信号提供给下一级电路。
在一优选实施方式中，在求值阶段中，第一输入信号和第三输入信号互补，第二输入信号和第四输入信号互补。
在一优选实施方式中，在求值阶段中，由第一PMOS晶体管P1构成的第一求值路径、由第二PMOS晶体管P2与第三PMOS晶体管P3和第二NMOS晶体管N2构成的第二求值路径以及由第一NMOS晶体管N1与第三PMOS晶体管P3和第二NMOS晶体管N2构成的第三求值路径分别由不同的输入信号控制，在每种输入信号下仅有一条求值路径导通，并将输出值传递到第一反相器I1的输入端，通过第一反相器I1反向输出。
与现有技术相比，根据本发明的双轨预充电AND-NAND单元具有如下优点：本发明以LUT结构为基础，避开了LUT结构只使用NMOS管作为求值电路的局限性，创新性的加入了PMOS管在求值电路中。综合考虑单元在求值以及预充电情况下各晶体管的通断情况以及各节点的充放电情况，将预充电电路与求值电路合并，从而达到了既可以通过这几个PMOS管进行求值，也可以通过其进行预充电操作，减少了预充电晶体管的使用。在此基础上，根据逻辑单元的输出特性，针对相同输出值的求值路径进行合理合并，从而实现了晶体管数目的优化。
附图说明
图1是现有技术的单轨LBDL逻辑与门。
图2是现有技术的单轨LBDL逻辑与非门。
图3是根据本发明一实施方式的双轨预充电AND-NAND单元的单轨LBDL逻辑与门。
图4是根据本发明一实施方式的双轨预充电AND-NAND单元的单轨LBDL逻辑与非门。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
发明人在发明过程中注意到：
现有的WDDL采用的是工艺厂提供的标准单元库构建双轨预充电逻辑单元，而没有进行专门的标准单元设计，只是提供了一种双轨预充电逻辑的思想，在实际仿真中发现其并不能完全实现功耗的均衡性，由于与门与或门本身的结构不对称，因此分别使用与门与或门作为双轨输出的两端会使得单元在运算不同数据时功耗仍有一定的差异性。图1和图2为未改进的LBDL逻辑单元，如图1和图2所示，其中求值结构均由NMOS管构成，预充电结构均由PMOS管构成。在预充电阶段，所有PMOS管导通，NMOS管关断，实现电路的预充电；在求值阶段，所有PMOS管关断，NMOS管选择性导通，实现电路的求值功能。预充电电路与求值电路分开工作，导致了电路的晶体管数目偏多，版图面积偏大。
因此，为了解决现有技术存在的问题，本发明提出了一种基于LUT结构的双轨预充电AND-NAND单元，下面进行详细说明。
如图3至图4所示，本发明优选实施方式的基于LUT结构的双轨预充电AND-NAND单元，包括：单轨LBDL逻辑与门，单轨LBDL逻辑与门包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第一反相器I1；以及单轨LBDL逻辑与非门，单轨LBDL逻辑与非门包括第四PMOS晶体管P4，第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4，第五NMOS晶体管N5和第二反相器I2。
上述方案中，如图3所示，第一PMOS晶体管P1的源极接电源端，第一PMOS晶体管P1的栅极接第一输入信号A，第一PMOS晶体管P1的漏极与第三PMOS晶体管P3的漏极、第二NMOS晶体管N2的漏极以及第一反相器I1的输入端公共连接。第二POMS晶体管P2的源极接电源端，第二POMS晶体管P2的栅极接第二输入信号B，第二POMS晶体管P2的漏极与第三PMOS晶体管P3的源极、第一NMOS晶体管N1的漏极以及第二NMOS晶体管N2的源极公共连接。第一NMOS晶体管N1的源极接地，第三PMOS晶体管P3的栅极接第三输入信号，第一NMOS晶体管N1的栅极接第二输入信号B，第二NMOS晶体管N2的栅极接第一输入信号A，第一反相器I1输出第一输出信号Y，第一输出信号Y为第一输入信号A和第二输入信号B相与的输出结果。
如图4所示，第三NMOS晶体管N3的源极接地，第三NMOS晶体管N3的栅极接第三输入信号
Figure GDA0002756581480000072
第三NMOS晶体管N3的漏极与第五PMOS晶体管P5的漏极、第五NMOS晶体管N5的漏极以及第二反相器I2的输入端公共连接。第四NMOS晶体管N4的源极接地，第四NMOS晶体管N4的栅极接第四输入信号
Figure GDA0002756581480000071
第四NMOS晶体管N4的漏极与第五NMOS晶体管N5的源极、第四PMOS晶体管P4的漏极以及第五PMOS晶体管P5的源极公共连接。第五NMOS晶体管N5的栅极接第一输入信号A，第四PMOS晶体管P4的源极接电源端，第四PMOS晶体管P4的栅极接第四输入信号
Figure GDA0002756581480000075
第五PMOS晶体管P5的栅极接第三输入信号
Figure GDA0002756581480000074
第二反相器I2输出第二输出信号，第二输出信号
Figure GDA0002756581480000073
为第一输入信号A和第二输入信号B做与非运算的输出结果。
如图3所示，单轨LBDL逻辑与门包括第一节点n2和第二节点n1，其中，第一节点n2为第二POMS晶体管P2的漏极与所述第三PMOS晶体管P3的源极、第一NMOS晶体管N1的漏极以及第二NMOS晶体管N2的源极的连接节点，第二节点n1为第一PMOS晶体管P1的漏极与第三PMOS晶体管P3的漏极、第二NMOS晶体管N2的漏极以及第一反相器I1的输入端的连接节点；如图4所示，单轨LBDL逻辑与非门包括第三节点n*2和第四节点n*1，其中，第三节点n*2为第四NMOS晶体管N4的漏极与第五NMOS晶体管N5的源极、第四PMOS晶体管P4的漏极以及第五PMOS晶体管P5的源极的连接节点，第四节点n*1为第三NMOS晶体管N3的漏极与第五PMOS晶体管P5的漏极、第五NMOS晶体管N5的漏极以及第二反相器I2的输入端的连接节点。
本发明的基于LUT结构的双轨预充电AND-NAND单元的工作模式分为预充电和求值两个工作阶段。下面具体分析两个阶段下该单元的工作情况：
预充电阶段：在预充电阶段，所有差分输入信号均为0，使得第一PMOS晶体管P1～第五PMOS晶体管P5全部导通，第一NMOS晶体管N1～第五NMOS晶体管N5全部关断，使得所有节点n1，n2，n*1，n*2全部被充电为“1”，同时由于第一反相器I1和第二反相器I2的作用，第一输出信号Y和第二输出信号
Figure GDA0002756581480000082
均为“0”，作为预充电信号提供给下一级电路，从而达到了行波预充电的效果。
求值阶段：在求值阶段，第一输入信号A和第三输入信号
Figure GDA0002756581480000085
互补，第二输入信号B和第四输入信号
Figure GDA0002756581480000083
互补，即输入信号A和
Figure GDA0002756581480000084
中有且只有一个为1，输入信号B和
Figure GDA0002756581480000081
中也有且只有一个为1，在图3中，由第一PMOS晶体管P1构成的第一求值路径、第二PMOS晶体管P2与第三PMOS晶体管P3和第二NMOS晶体管N2构成的第二求值路径、第一NMOS晶体管N1与第三PMOS晶体管P3和第二NMOS晶体管N2构成的第三求值路径分别由输入信号控制，在每种输入信号下仅有一条求值路径导通，并将输出值传递到第一反相器I1的输入端，通过第一反相器I1反向输出。
下面具体介绍本发明在平衡功耗上的效果。在本发明中，所有的NMOS晶体管与所有的PMOS晶体管也采用相同的尺寸，因此节点n1和节点n*1寄生电荷相等，节点n2和节点n*2寄生电荷相等。在预充电阶段所有内部节点被充电为“1”，而在求值阶段，内部节点根据输入信号值进行放电。分析节点的放电情况可以得到：无论输入信号如何变化，节点n1和节点n*1其中之一放电到“0”；节点n2和节点n*2其中之一放电到“0”。因此在不同输入情况下，总有相等的电荷被泄放到地，而在预充电阶段，这些放电的节点又会被重新充电。无论是预充电阶段到求值阶段的切换过程，还是求值阶段到预充电阶段的切换过程，在不同输入的情况下都会有着相同的电荷充放电情况，从而达到了平衡功耗的效果。
综上所述，本发明考虑到使用在求值阶段求值为1的路径也可以实现预充电的效果。第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5都不仅作为求值电路使用，同时也起到的预充电电路的效果。为了保证输出值的正确性，第三PMOS晶体管P3与第二NMOS晶体管N2、第五PMOS晶体管P5与第五NMOS晶体管N5分别构成传输门代替现有的传输管结构。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (10)

1.一种基于LUT结构的双轨预充电AND-NAND单元，其特征在于，所述双轨预充电AND-NAND单元包括：
单轨LBDL逻辑与门，所述单轨LBDL逻辑与门包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第一反相器I1，其中，所述第一PMOS晶体管P1的漏极与所述第三PMOS晶体管P3的漏极、所述第二NMOS晶体管N2的漏极以及所述第一反相器I1的输入端公共连接，所述第二PMOS晶体管P2的漏极与所述第三PMOS晶体管P3的源极、所述第一NMOS晶体管N1的漏极以及所述第二NMOS晶体管N2的源极公共连接；以及
单轨LBDL逻辑与非门，所述单轨LBDL逻辑与非门包括第四PMOS晶体管P4，第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4，第五NMOS晶体管N5和第二反相器I2，其中，所述第三NMOS晶体管N3的栅极接第三输入信号，所述第三NMOS晶体管N3的漏极与所述第五PMOS晶体管P5的漏极、所述第五NMOS晶体管N5的漏极以及第二反相器I2的输入端公共连接，所述第四NMOS晶体管N4的漏极与所述第五NMOS晶体管N5的源极、所述第四PMOS晶体管P4的漏极以及所述第五PMOS晶体管P5的源极公共连接。
2.如权利要求1所述的双轨预充电AND-NAND单元，其特征在于，所述第三PMOS晶体管P3与所述第二NMOS晶体管N2、所述第五PMOS晶体管P5与所述第五NMOS晶体管N5分别构成传输门。
3.如权利要求2所述的双轨预充电AND-NAND单元，其特征在于，所述第一PMOS晶体管P1和所述第二PMOS晶体管P2的源极分别接电源端，所述第一NMOS晶体管N1的源极接地，所述第一PMOS晶体管P1的栅极接第一输入信号，所述第二PMOS晶体管P2的栅极接第二输入信号，所述第三PMOS晶体管P3的栅极接第三输入信号，所述第一NMOS晶体管N1的栅极接所述第二输入信号，所述第二NMOS晶体管N2的栅极接所述第一输入信号，所述第一反相器I1输出第一输出信号，所述第一输出信号为所述第一输入信号和所述第二输入信号相与的输出结果。
4.如权利要求3所述的双轨预充电AND-NAND单元，其特征在于，所述第三NMOS晶体管N3和所述第四NMOS晶体管N4的源极分别接地，所述第四PMOS晶体管P4的源极接电源端，所述第三NMOS晶体管N3的栅极接第三输入信号，所述第四PMOS晶体管P4和所述第四NMOS晶体管N4的栅极接第四输入信号，所述第五NMOS晶体管N5的栅极接第一输入信号，所述第五PMOS晶体管P5的栅极接所述第三输入信号，所述第二反相器I2输出第二输出信号，所述第二输出信号为所述第一输入信号和所述第二输入信号做与非运算的输出结果。
5.如权利要求4所述的双轨预充电AND-NAND单元，其特征在于，所述单轨LBDL逻辑与门包括第一节点和第二节点，其中，第一节点为所述第二PMOS晶体管P2的漏极与所述第三PMOS晶体管P3的源极、所述第一NMOS晶体管N1的漏极以及所述第二NMOS晶体管N2的源极的连接节点，所述第二节点为所述第一PMOS晶体管P1的漏极与所述第三PMOS晶体管P3的漏极、所述第二NMOS晶体管N2的漏极以及所述第一反相器I1的输入端的连接节点；所述单轨LBDL逻辑与非门包括第三节点和第四节点，其中，所述第三节点为所述第四NMOS晶体管N4的漏极与所述第五NMOS晶体管N5的源极、所述第四PMOS晶体管P4的漏极以及所述第五PMOS晶体管P5的源极的连接节点，所述第四节点为所述第三NMOS晶体管N3的漏极与所述第五PMOS晶体管P5的漏极、所述第五NMOS晶体管N5的漏极以及第二反相器I2的输入端的连接节点。
6.如权利要求5所述的双轨预充电AND-NAND单元，其特征在于，所述第一至第五NMOS晶体管与所述第一至第五PMOS晶体管均采用相同的尺寸，以使得所述第一节点和所述第三节点的寄生电荷相等，所述第二节点和所述第四节点的寄生电荷相等。
7.如权利要求6所述的双轨预充电AND-NAND单元，其特征在于，所述双轨预充电AND-NAND单元的工作模式包括预充电阶段和求值阶段，其中在所述预充电阶段中，所有节点均被充电为1；在所述求值阶段中，所述第二节点和所述第四节点其中之一放电到0，所述第一节点和所述第三节点其中之一放电到0。
8.如权利要求7所述的双轨预充电AND-NAND单元，其特征在于，在所述预充电阶段中，所有输入信号均为0，使得所述第一至第五PMOS晶体管P5全部导通，所述第一至第五NMOS晶体管N5全部关断，以使得所有节点全部被充电为1，同时由于所述第一反相器I1和所述第二反相器I2的作用，所述第一输出信号和所述第二输出信号均为0，从而作为预充电信号提供给下一级电路。
9.如权利要求7所述的双轨预充电AND-NAND单元，其特征在于，在所述求值阶段中，所述第一输入信号和所述第三输入信号互补，所述第二输入信号和所述第四输入信号互补。
10.如权利要求9所述的双轨预充电AND-NAND单元，其特征在于，在所述求值阶段中，由所述第一PMOS晶体管P1构成的第一求值路径、由所述第二PMOS晶体管P2与所述第三PMOS晶体管P3和所述第二NMOS晶体管N2构成的第二求值路径以及由所述第一NMOS晶体管N1与所述第三PMOS晶体管P3和所述第二NMOS晶体管N2构成的第三求值路径分别由不同的输入信号控制，在每种输入信号下仅有一条求值路径导通，并将输出值传递到所述第一反相器I1的输入端，通过所述第一反相器I1反向输出。
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