CN104378103B - 双轨预充电逻辑单元结构 - Google Patents
双轨预充电逻辑单元结构 Download PDFInfo
- Publication number
- CN104378103B CN104378103B CN201410473366.0A CN201410473366A CN104378103B CN 104378103 B CN104378103 B CN 104378103B CN 201410473366 A CN201410473366 A CN 201410473366A CN 104378103 B CN104378103 B CN 104378103B
- Authority
- CN
- China
- Prior art keywords
- nmos pass
- transistor
- pass transistor
- pmos transistor
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Logic Circuits (AREA)
Abstract
双轨预充电逻辑单元结构，属于电路电子领域，本发明为解决在面积开支不大的情况下，有效解决提前传播效应的问题。本发明与‑与非逻辑包括单轨与逻辑电路和单轨与非逻辑电路；两个电路均具有四个输入端，分别连接四个输入信号a、b和单轨与逻辑电路的输出信号y为输入信号a和b的与逻辑结果；单轨与非逻辑电路的输出信号为输入信号a和b的与非逻辑结果；或‑或非逻辑包括单轨或逻辑电路和单轨或非逻辑电路；两个电路均具有四个输入端，分别连接四个输入信号a、b和单轨或逻辑电路的输出信号y为输入信号a和b的或逻辑结果；单轨或非逻辑电路的输出信号为输入信号a和b的或非逻辑结果。
Description
技术领域
本发明涉及逻辑单元结构，用于抵抗密码芯片的差分功耗分析攻击，属于电路电子领域。
背景技术
智能卡等密码设备在电信、金融、企业安全和政府等各种行业部门中得以广泛应用，其安全的重要性不言而喻。尽管密码设备的嵌入式特性使攻击者无法直接接触密码芯片中的密钥信息，但密码芯片工作时会泄漏一定的功耗、电磁辐射等侧信道信息，差分功耗分析(Differential Power Analysis,DPA)攻击技术利用密钥数据与这些信息之间的相关性，通过数理统计等方式可分析得出密钥的值。由于DPA攻击的非入侵性、普适性且简单易行等特点，其对智能卡等密码芯片的安全性造成了严重威胁。抵抗DPA攻击最基本的思想是消除密码芯片的工作电流与其执行算法时使用的数据的相关性。
电路级防护独立于具体密码算法，因此电路级防护是抗功耗攻击的一个重要研究方向，如果能够提出一种有效的电路结构，各种密码算法的安全问题便迎刃而解。DRP逻辑是电路级防护最重要的分支，然而提前传播效应给DRP逻辑造成了比较严重的安全威胁，通过加入同步单元的方式消除提前传播效应的解决方案虽然有效，但也由此带来了极大的面积开销，因此，如何在面积开支不大的情况下，有效解决提前传播效应仍然是研究人员非常关注的话题。
发明内容
本发明目的是为了解决在面积开支不大的情况下，有效解决提前传播效应的问题，提供了双轨预充电逻辑单元结构形式。
本发明所述双轨预充电逻辑单元结构包括两个技术方案。
第一个技术方案：所述双轨预充电逻辑单元结构为与-与非逻辑，它包括单轨与逻辑电路和单轨与非逻辑电路；单轨与逻辑电路和单轨与非逻辑电路的均具有四个输入端，分别连接四个输入信号a、b和单轨与逻辑电路的输出信号y为输入信号a和b的与逻辑结果；单轨与非逻辑电路的输出信号为输入信号a和b的与非逻辑结果；
输入信号a，b和都为0，逻辑单元处于预充状态；输入信号a和为互补信号，且b和也为互补信号时，逻辑单元处于逻辑运算状态；
单轨与逻辑电路包括NMOS晶体管N1'、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管P1'、PMOS晶体管P2'、PMOS晶体管P3'、PMOS晶体管P4'、PMOS晶体管P5'、PMOS晶体管P6'和反相器I1'；NMOS晶体管N1'的源极和NMOS晶体管N2'的源极公共端连接输入信号NMOS晶体管N1'的漏极同时连接NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节点nb1；PMOS晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接电源VDD；NMOS晶体管N5'的漏极同时连接PMOS晶体管P1'的漏极、NMOS晶体管N6'的漏极和反相器I1'的输入端，并形成公共节点nb3；反相器I1'的输出端输出信号y；PMOS晶体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源VDD；NMOS晶体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号NMOS晶体管N3'的漏极同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并形成公共节点nb2；PMOS晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6'的源极连接电源VDD；
单轨与非逻辑电路包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器I1；NMOS晶体管N1的源极和NMOS晶体管N2的源极公共端连接输入信号a；NMOS晶体管N1的漏极同时连接NMOS晶体管N2的漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点n1；PMOS晶体管P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD；NMOS晶体管N5的漏极同时连接PMOS晶体管P1的漏极、NMOS晶体管N6的漏极和反相器I1的输入端，并形成公共节点n3；反相器I1的输出端输出信号PMOS晶体管P1的源极连接PMOS晶体管P2漏极，PMOS晶体管P2的源极连接电源VDD；NMOS晶体管N3的源极和NMOS晶体管N4的源极公共端连接输入信号b；NMOS晶体管N3的漏极同时连接NMOS晶体管N4的漏极、PMOS晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2；PMOS晶体管P5的源极连接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源VDD；
NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS晶体管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管N4的栅极、PMOS晶体管P3的栅极和PMOS晶体管P5的栅极都连接输入信号a；
NMOS晶体管N1'的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体管P6'的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极和PMOS晶体管P6的栅极都连接输入信号
NMOS晶体管N5'的栅极、PMOS晶体管P1'的栅极、NMOS晶体管N5的栅极和PMOS晶体管P1的栅极都连接输入信号b；
NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体管P2的栅极都连接输入信号
第二个技术方案：所述双轨预充电逻辑单元结构为或-或非逻辑，它包括单轨或逻辑电路和单轨或非逻辑电路；单轨或逻辑电路和单轨或非逻辑电路的均具有四个输入端，分别连接四个输入信号a、b和单轨或逻辑电路的输出信号y为输入信号a和b的或逻辑结果；单轨或非逻辑电路的输出信号为输入信号a和b的或非逻辑结果；
输入信号a，b和都为0，逻辑单元处于预充状态；输入信号a和为互补信号，且b和也为互补信号时，逻辑单元处于逻辑运算状态；
单轨或逻辑电路包括NMOS晶体管N1'、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管P1'、PMOS晶体管P2'、PMOS晶体管P3'、PMOS晶体管P4'、PMOS晶体管P5'、PMOS晶体管P6'和反相器I1'；NMOS晶体管N1'的源极和NMOS晶体管N2'的源极公共端连接输入信号NMOS晶体管N1'的漏极同时连接NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节点nb1；PMOS晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接电源VDD；NMOS晶体管N5'的漏极同时连接PMOS晶体管P1'的漏极、NMOS晶体管N6'的漏极和反相器I1'的输入端，并形成公共节点nb3；反相器I1'的输出端输出信号y；PMOS晶体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源VDD；NMOS晶体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号NMOS晶体管N3'的漏极同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并形成公共节点nb2；PMOS晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6'的源极连接电源VDD；
单轨或非逻辑电路包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器I1；NMOS晶体管N1的源极和NMOS晶体管N2的源极公共端连接输入信号b；NMOS晶体管N1的漏极同时连接NMOS晶体管N2的漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点n1；PMOS晶体管P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD；NMOS晶体管N5的漏极同时连接PMOS晶体管P1的漏极、NMOS晶体管N6的漏极和反相器I1的输入端，并形成公共节点n3；反相器I1的输出端输出信号PMOS晶体管P1的源极连接PMOS晶体管P2漏极，PMOS晶体管P2的源极连接电源VDD；NMOS晶体管N3的源极和NMOS晶体管N4的源极公共端连接输入信号a；NMOS晶体管N3的漏极同时连接NMOS晶体管N4的漏极、PMOS晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2；PMOS晶体管P5的源极连接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源VDD；
NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS晶体管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管N4的栅极、PMOS晶体管P3的栅极和PMOS晶体管P5的栅极都连接输入信号a；
NMOS晶体管N1'的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体管P6'的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极和PMOS晶体管P6的栅极都连接输入信号
NMOS晶体管N5'的栅极、PMOS晶体管P1'的栅极、NMOS晶体管N5的栅极和PMOS晶体管P1的栅极都连接输入信号b；
NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体管P2的栅极都连接输入信号
本发明的优点：本发明基于差分传输管逻辑电路，提出的逻辑单元电路结构具有高度的对称性，并且通过添加冗余晶体管，有效地消除了提前传播效应的影响，在预充与逻辑运算两种状态交替工作下，逻辑单元电路的‘0’和‘1’的翻转达到平衡，单元在处理不同数据时的功耗达到平衡，总体电器元件数量少，面积开支小。
附图说明
图1是实施方式一所述双轨预充电逻辑单元的结构示意图；
图2是单轨与逻辑电路的具体电路图；
图3是单轨与非逻辑电路的具体电路图；
图4是实施方式二所述双轨预充电逻辑单元的结构示意图；
图5是单轨或逻辑电路的具体电路图；
图6是单轨或非逻辑电路的具体电路图。
具体实施方式
具体实施方式一：下面结合图1至图3说明本实施方式，本实施方式所述双轨预充电逻辑单元结构，它包括单轨与逻辑电路和单轨与非逻辑电路；单轨与逻辑电路和单轨与非逻辑电路的均具有四个输入端，分别连接四个输入信号a、b和单轨与逻辑电路的输出信号y为输入信号a和b的与逻辑结果；单轨与非逻辑电路的输出信号为输入信号a和b的与非逻辑结果；
输入信号a，b和都为0，逻辑单元处于预充状态；输入信号a和为互补信号，且b和也为互补信号时，逻辑单元处于逻辑运算状态；
单轨与逻辑电路包括NMOS晶体管N1'、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管P1'、PMOS晶体管P2'、PMOS晶体管P3'、PMOS晶体管P4'、PMOS晶体管P5'、PMOS晶体管P6'和反相器I1'；NMOS晶体管N1'的源极和NMOS晶体管N2'的源极公共端连接输入信号NMOS晶体管N1'的漏极同时连接NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节点nb1；PMOS晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接电源VDD；NMOS晶体管N5'的漏极同时连接PMOS晶体管P1'的漏极、NMOS晶体管N6'的漏极和反相器I1'的输入端，并形成公共节点nb3；反相器I1'的输出端输出信号y；PMOS晶体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源VDD；NMOS晶体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号NMOS晶体管N3'的漏极同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并形成公共节点nb2；PMOS晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6'的源极连接电源VDD；
单轨与非逻辑电路包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器I1；NMOS晶体管N1的源极和NMOS晶体管N2的源极公共端连接输入信号a；NMOS晶体管N1的漏极同时连接NMOS晶体管N2的漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点n1；PMOS晶体管P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD；NMOS晶体管N5的漏极同时连接PMOS晶体管P1的漏极、NMOS晶体管N6的漏极和反相器I1的输入端，并形成公共节点n3；反相器I1的输出端输出信号PMOS晶体管P1的源极连接PMOS晶体管P2漏极，PMOS晶体管P2的源极连接电源VDD；NMOS晶体管N3的源极和NMOS晶体管N4的源极公共端连接输入信号b；NMOS晶体管N3的漏极同时连接NMOS晶体管N4的漏极、PMOS晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2；PMOS晶体管P5的源极连接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源VDD；
NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS晶体管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管N4的栅极、PMOS晶体管P3的栅极和PMOS晶体管P5的栅极都连接输入信号a；
NMOS晶体管N1'的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体管P6'的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极和PMOS晶体管P6的栅极都连接输入信号
NMOS晶体管N5'的栅极、PMOS晶体管P1'的栅极、NMOS晶体管N5的栅极和PMOS晶体管P1的栅极都连接输入信号b；
NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体管P2的栅极都连接输入信号
本实施方式所述双轨预充电逻辑单元的逻辑状态包括预充状态和逻辑运算状态，控制过程为：
预充状态：当输入信号a、b和均为0时，所有PMOS晶体管导通，所有NMOS晶体管关断，单轨与逻辑电路中的节点nb1通过串联的P3'和P4'被充电至‘1’，节点nb2通过串联的P5'和P6'被充电至‘1’，节点nb3通过串联的P1'和P2'被充电至‘1’，在反相器I1'的作用下，y输出0；单轨与非逻辑电路中的节点n1通过串联的P3和P4被充电至‘1’，节点n2通过串联的P5和P6被充电至‘1’，节点n3通过串联的P1和P2被充电至‘1’，在反相器I1的作用下，输出0。
在预充状态下，若输入信号a、或b、提前变成互补信号，双轨预充电逻辑单元仍保持预充状态，y和输出均为低电平0，直至另一对输入信号也变成互补信号，进入逻辑运算状态；
逻辑运算状态：a、为一对互补信号；b、为一对互补信号；P1与P2状态互补，一导通一关断，节点n3与电源VDD断开，P3与P4状态互补，一导通一关断，节点n1与电源VDD断开，P5与P6状态互补，一导通一关断，节点n2与电源VDD断开，P1'与P2'状态互补，一导通一关断，节点nb3与电源VDD断开，P3'与P4'状态互补，一导通一关断，节点nb1与电源VDD断开，P5'与P6'状态互补，一导通一关断，节点nb2与电源VDD断开，即在逻辑运算状态时(求值周期)，节点n1、n2、n3、nb1、nb2、nb3均与电源VDD断开，停止充电，而根据输入信号a、b、完成求值，对于输出a、b的与非逻辑结果，y输出a、b的与逻辑结果。
在逻辑运算状态下，若输入信号a、或b、提前变成预充信号，即由一对互补信号变为0；则双轨预充电逻辑单元提前进入预充状态，y和输出均为低电平0。
本实施方式所述电路结构能够消除提前传播效应，当双轨预充电逻辑单元由逻辑运算状态(求值周期)转换为预充状态(预充周期)的过程中，若输入信号a、的预充信号提前到达，即a、提前变为‘0’，对于单轨与逻辑电路来说，N1、N2、N3和N4均被关断，同时P3、P4打开，电源对节点n1充电，P5、P6打开，电源开始对节点n2充电，此时输入信号b、预充信号还未到达，N5和N6其中之一是导通的，因此n3也被充电，由于反相I1的作用，对于单轨与逻辑电路，y输出预充值‘0’；同理，此时对于单轨与非逻辑电路，也输出预充值‘0’；逻辑单元电路实现预充。
若输入信号b、的预充信号提前到达，即b、提前变为‘0’，对于单轨与逻辑电路来说，N5和N6关断，同时P1、P2打开，电源开始对节点n3充电，由于反相I1的作用，对于单轨与逻辑电路部分，y输出预充值‘0’；同理，此时对于单轨与非逻辑电路，也输出预充值‘0’；逻辑单元电路实现预充。
因此，输入信号a、和b、其中的一组预充信号到达，双轨预充电逻辑单元便开始进行预充，输出端均输出预充值‘0’。
当双轨预充电逻辑单元由预充周期转换为求值周期时，若输入信号a、的求值信号提前到达，即a、提前变为互补值，此时b、还保持为预充信号，即b、皆为‘0’，此时N5、N6、N5'和N6'均处于关断状态，而P1、P2、P1'和P2'仍保持导通，输出端y和输出值保持为预充值‘0’，此时双轨预充电逻辑单元仍保持预充状态，等到输入信号b、求值信号到达时，才转到逻辑运算状态求值。
若输入信号b、的求值信号提前到达，即b、提前变为互补值，此时a、还保持为预充信号，即a、皆为‘0’，对于单轨与逻辑电路来说，N1、N2、N3和N4均保持关断，P3、P4保持打开，节点n1保持充电，P5、P6打开，节点n2保持充电，此时输入信号b、为互补值，N5和N6其中之一是导通的，因此n3也保持充电，由于反相I1的作用，对于单轨与逻辑电路，y输出保持预充值‘0’；同理，此时对于单轨与非逻辑电路，也保持输出预充值‘0’；所述双轨预充电逻辑单元仍保持预充状态；等到输入信号a、求值信号到达时，才转到逻辑运算状态求值。
因此，只有当输入信号a、和b、的求值信号全部到达时，双轨预充电逻辑单元才转到逻辑运算状态进行求值。
本实施方式所述的双轨预充电与逻辑单元，充分利用差分传输管逻辑的功能特性，以对管N1’、N2’，N3’、N4’，N1、N2，N3、N4构成不同输入时的逻辑通路，与现有能够很好解决提前传播效应的双轨预充电与逻辑单元相比，所提出的双轨预充电与逻辑单元具有管子少，面积小的优势；
具体实施方式二：下面结合图4至图6说明本实施方式，本实施方式所述双轨预充电逻辑单元结构，它包括单轨或逻辑电路和单轨或非逻辑电路；单轨或逻辑电路和单轨或非逻辑电路的均具有四个输入端，分别连接四个输入信号a、b和单轨或逻辑电路的输出信号y为输入信号a和b的或逻辑结果；单轨或非逻辑电路的输出信号为输入信号a和b的或非逻辑结果；
输入信号a，b和都为0，逻辑单元处于预充状态；输入信号a和为互补信号，且b和也为互补信号时，逻辑单元处于逻辑运算状态；
单轨或逻辑电路包括NMOS晶体管N1'、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管P1'、PMOS晶体管P2'、PMOS晶体管P3'、PMOS晶体管P4'、PMOS晶体管P5'、PMOS晶体管P6'和反相器I1'；NMOS晶体管N1'的源极和NMOS晶体管N2'的源极公共端连接输入信号NMOS晶体管N1'的漏极同时连接NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节点nb1；PMOS晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接电源VDD；NMOS晶体管N5'的漏极同时连接PMOS晶体管P1'的漏极、NMOS晶体管N6'的漏极和反相器I1'的输入端，并形成公共节点nb3；反相器I1'的输出端输出信号y；PMOS晶体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源VDD；NMOS晶体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号NMOS晶体管N3'的漏极同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并形成公共节点nb2；PMOS晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6'的源极连接电源VDD；
单轨或非逻辑电路包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器I1；NMOS晶体管N1的源极和NMOS晶体管N2的源极公共端连接输入信号b；NMOS晶体管N1的漏极同时连接NMOS晶体管N2的漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点n1；PMOS晶体管P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD；NMOS晶体管N5的漏极同时连接PMOS晶体管P1的漏极、NMOS晶体管N6的漏极和反相器I1的输入端，并形成公共节点n3；反相器I1的输出端输出信号PMOS晶体管P1的源极连接PMOS晶体管P2漏极，PMOS晶体管P2的源极连接电源VDD；NMOS晶体管N3的源极和NMOS晶体管N4的源极公共端连接输入信号a；NMOS晶体管N3的漏极同时连接NMOS晶体管N4的漏极、PMOS晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2；PMOS晶体管P5的源极连接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源VDD；
NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS晶体管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管N4的栅极、PMOS晶体管P3的栅极和PMOS晶体管P5的栅极都连接输入信号a；
NMOS晶体管N1'的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体管P6'的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极和PMOS晶体管P6的栅极都连接输入信号
NMOS晶体管N5'的栅极、PMOS晶体管P1'的栅极、NMOS晶体管N5的栅极和PMOS晶体管P1的栅极都连接输入信号b；
NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体管P2的栅极都连接输入信号
本实施方式所述双轨预充电逻辑单元的逻辑状态包括预充状态和逻辑运算状态，控制过程为：
预充状态：当输入信号a、b和均为0时，所有PMOS晶体管导通，所有NMOS晶体管关断，节点nb1、nb2、nb3、n1、n2和n3被充至高电平1；双轨预充电逻辑单元处于预充状态：y和输出均为低电平0；
在预充状态下，若输入信号a、或b、提前变成互补信号，双轨预充电逻辑单元仍保持预充状态，y和输出均为低电平0，直至另一对输入信号也变成互补信号，进入逻辑运算状态；
逻辑运算状态：输入信号a、为互补信号；输入信号b、也为互补信号，双轨预充电逻辑单元处于逻辑运算状态；节点nb1、nb2、nb3、n1、n2和n3都与电源VDD断开；y输出a和b的或逻辑结果，输出a和b的或非逻辑结果；
在逻辑运算状态下，若输入信号a、或b、提前变成预充信号，即由一对互补信号变为0；则双轨预充电逻辑单元提前进入预充状态，y和输出均为低电平0；
具体的原理部分与实施方式二类似，不再重述；
本实施方式所述的双轨预充电或逻辑单元结构，充分利用差分传输管逻辑的功能特性，以对管N1’、N2’，N3’、N4’，N1、N2，N3、N4构成不同输入时的逻辑通路，与现有能够很好解决提前传播效应的双轨预充电或逻辑单元相比，所提出的双轨预充电与逻辑单元具有管子少，面积小的优势。
Claims (2)
1.双轨预充电逻辑单元结构，为与-与非逻辑，其特征在于，它包括单轨与逻辑电路和单轨与非逻辑电路；单轨与逻辑电路和单轨与非逻辑电路均具有四个输入端，分别连接四个输入信号a、b和单轨与逻辑电路的输出信号y为输入信号a和b的与逻辑结果；单轨与非逻辑电路的输出信号为输入信号a和b的与非逻辑结果；
输入信号a，b和都为0时，逻辑单元处于预充电状态；输入信号a和为互补信号，且b和也为互补信号时，逻辑单元处于逻辑运算状态；
单轨与逻辑电路包括NMOS晶体管N1'、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管P1'、PMOS晶体管P2'、PMOS晶体管P3'、PMOS晶体管P4'、PMOS晶体管P5'、PMOS晶体管P6'和反相器I1'；NMOS晶体管N1'的源极和NMOS晶体管N2'的源极公共端连接输入信号NMOS晶体管N1'的漏极同时连接NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节点nb1；PMOS晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接电源VDD；NMOS晶体管N5'的漏极同时连接PMOS晶体管P1'的漏极、NMOS晶体管N6'的漏极和反相器I1'的输入端，并形成公共节点nb3；反相器I1'的输出端输出信号y；PMOS晶体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源VDD；NMOS晶体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号NMOS晶体管N3'的漏极同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并形成公共节点nb2；PMOS晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6'的源极连接电源VDD；
单轨与非逻辑电路包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器I1；NMOS晶体管N1的源极和NMOS晶体管N2的源极公共端连接输入信号a；NMOS晶体管N1的漏极同时连接NMOS晶体管N2的漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点n1；PMOS晶体管P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD；NMOS晶体管N5的漏极同时连接PMOS晶体管P1的漏极、NMOS晶体管N6的漏极和反相器I1的输入端，并形成公共节点n3；反相器I1的输出端输出信号PMOS晶体管P1的源极连接PMOS晶体管P2漏极，PMOS晶体管P2的源极连接电源VDD；NMOS晶体管N3的源极和NMOS晶体管N4的源极公共端连接输入信号b；NMOS晶体管N3的漏极同时连接NMOS晶体管N4的漏极、PMOS晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2；PMOS晶体管P5的源极连接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源VDD；
NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS晶体管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管N4的栅极、PMOS晶体管P3的栅极和PMOS晶体管P5的栅极都连接输入信号a；
NMOS晶体管N1'的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体管P6'的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极和PMOS晶体管P6的栅极都连接输入信号
NMOS晶体管N5'的栅极、PMOS晶体管P1'的栅极、NMOS晶体管N5的栅极和PMOS晶体管P1的栅极都连接输入信号b；
NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体管P2的栅极都连接输入信号
2.双轨预充电逻辑单元结构，为或-或非逻辑，其特征在于，它包括单轨或逻辑电路和单轨或非逻辑电路；单轨或逻辑电路和单轨或非逻辑电路均具有四个输入端，分别连接四个输入信号a、b和单轨或逻辑电路的输出信号y为输入信号a和b的或逻辑结果；单轨或非逻辑电路的输出信号为输入信号a和b的或非逻辑结果；
输入信号a，b和都为0时，逻辑单元处于预充电状态；输入信号a和为互补信号，且b和也为互补信号时，逻辑单元处于逻辑运算状态；
单轨或逻辑电路包括NMOS晶体管N1'、NMOS晶体管N2'、NMOS晶体管N3'、NMOS晶体管N4'、NMOS晶体管N5'、NMOS晶体管N6'、PMOS晶体管P1'、PMOS晶体管P2'、PMOS晶体管P3'、PMOS晶体管P4'、PMOS晶体管P5'、PMOS晶体管P6'和反相器I1'；NMOS晶体管N1'的源极和NMOS晶体管N2'的源极公共端连接输入信号NMOS晶体管N1'的漏极同时连接NMOS晶体管N2'的漏极、PMOS晶体管P3'的漏极和NMOS晶体管N5'的源极，并形成公共节点nb1；PMOS晶体管P3'的源极连接PMOS晶体管P4'的漏极，PMOS晶体管P4'的源极连接电源VDD；NMOS晶体管N5'的漏极同时连接PMOS晶体管P1'的漏极、NMOS晶体管N6'的漏极和反相器I1'的输入端，并形成公共节点nb3；反相器I1'的输出端输出信号y；PMOS晶体管P1'的源极连接PMOS晶体管P2'漏极，PMOS晶体管P2'的源极连接电源VDD；NMOS晶体管N3'的源极和NMOS晶体管N4'的源极公共端连接输入信号NMOS晶体管N3'的漏极同时连接NMOS晶体管N4'的漏极、PMOS晶体管P5'的漏极和NMOS晶体管N6'的源极，并形成公共节点nb2；PMOS晶体管P5'的源极连接PMOS晶体管P6'的漏极，PMOS晶体管P6'的源极连接电源VDD；
单轨或非逻辑电路包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6和反相器I1；NMOS晶体管N1的源极和NMOS晶体管N2的源极公共端连接输入信号b；NMOS晶体管N1的漏极同时连接NMOS晶体管N2的漏极、PMOS晶体管P3的漏极和NMOS晶体管N5的源极，并形成公共节点n1；PMOS晶体管P3的源极连接PMOS晶体管P4的漏极，PMOS晶体管P4的源极连接电源VDD；NMOS晶体管N5的漏极同时连接PMOS晶体管P1的漏极、NMOS晶体管N6的漏极和反相器I1的输入端，并形成公共节点n3；反相器I1的输出端输出信号PMOS晶体管P1的源极连接PMOS晶体管P2漏极，PMOS晶体管P2的源极连接电源VDD；NMOS晶体管N3的源极和NMOS晶体管N4的源极公共端连接输入信号a；NMOS晶体管N3的漏极同时连接NMOS晶体管N4的漏极、PMOS晶体管P5的漏极和NMOS晶体管N6的源极，并形成公共节点n2；PMOS晶体管P5的源极连接PMOS晶体管P6的漏极，PMOS晶体管P6的源极连接电源VDD；
NMOS晶体管N2'的栅极、NMOS晶体管N4'的栅极、PMOS晶体管P3'的栅极、PMOS晶体管P5'的栅极、NMOS晶体管N2的栅极、NMOS晶体管N4的栅极、PMOS晶体管P3的栅极和PMOS晶体管P5的栅极都连接输入信号a；
NMOS晶体管N1'的栅极、NMOS晶体管N3'的栅极、PMOS晶体管P4'的栅极、PMOS晶体管P6'的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的栅极、PMOS晶体管P4的栅极和PMOS晶体管P6的栅极都连接输入信号
NMOS晶体管N5'的栅极、PMOS晶体管P1'的栅极、NMOS晶体管N5的栅极和PMOS晶体管P1的栅极都连接输入信号b；
NMOS晶体管N6'的栅极、PMOS晶体管P2'的栅极、NMOS晶体管N6的栅极和PMOS晶体管P2的栅极都连接输入信号
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410473366.0A CN104378103B (zh) | 2014-09-16 | 2014-09-16 | 双轨预充电逻辑单元结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410473366.0A CN104378103B (zh) | 2014-09-16 | 2014-09-16 | 双轨预充电逻辑单元结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104378103A CN104378103A (zh) | 2015-02-25 |
| CN104378103B true CN104378103B (zh) | 2017-08-04 |
Family
ID=52556803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410473366.0A Active CN104378103B (zh) | 2014-09-16 | 2014-09-16 | 双轨预充电逻辑单元结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104378103B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109327206B (zh) * | 2018-09-30 | 2020-09-25 | 天津大学 | 功耗平坦化标准集成电路 |
| CN110119640B (zh) * | 2019-05-22 | 2020-12-11 | 北京智芯微电子科技有限公司 | 双轨预充电逻辑单元及其预充电方法 |
| CN110364210B (zh) * | 2019-07-23 | 2021-01-29 | 北京智芯微电子科技有限公司 | 基于lut结构的双轨预充电and-nand单元 |
| CN113054992B (zh) * | 2019-12-26 | 2022-05-17 | 上海交通大学 | 可重构动态逻辑单元 |
| CN112104357B (zh) * | 2020-09-07 | 2023-12-19 | 杭州师范大学 | 基于双轨预充电逻辑的功耗平衡型电流型cmos门电路单元 |
| CN112564899B (zh) * | 2020-12-07 | 2022-04-08 | 哈尔滨工业大学（威海） | 双轨mtj与cmos混合查找表电路 |
| CN116886786B (zh) * | 2023-09-05 | 2023-11-21 | 深圳时识科技有限公司 | 两相捆绑与四相双轨协议间的转换装置、芯片及电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329846B1 (en) * | 2000-04-20 | 2001-12-11 | International Business Machines Corporation | Cross-coupled dual rail dynamic logic circuit |
| CN102148056A (zh) * | 2010-02-04 | 2011-08-10 | 台湾积体电路制造股份有限公司 | 静态随机存取内存宏及用以操作其的方法 |
| CN202178753U (zh) * | 2011-08-24 | 2012-03-28 | 杭州士兰微电子股份有限公司 | 一种逻辑译码电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE507550C2 (sv) * | 1995-10-17 | 1998-06-22 | Forskarpatent I Linkoeping Ab | Anordning vid grindar och flipp-floppar av kategorin äkta enfasklockade kretsar |
| US8395408B2 (en) * | 2010-10-29 | 2013-03-12 | Regents Of The University Of California | Homogeneous dual-rail logic for DPA attack resistive secure circuit design |
-
2014
- 2014-09-16 CN CN201410473366.0A patent/CN104378103B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329846B1 (en) * | 2000-04-20 | 2001-12-11 | International Business Machines Corporation | Cross-coupled dual rail dynamic logic circuit |
| CN102148056A (zh) * | 2010-02-04 | 2011-08-10 | 台湾积体电路制造股份有限公司 | 静态随机存取内存宏及用以操作其的方法 |
| CN202178753U (zh) * | 2011-08-24 | 2012-03-28 | 杭州士兰微电子股份有限公司 | 一种逻辑译码电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104378103A (zh) | 2015-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104378103B (zh) | 双轨预充电逻辑单元结构 | |
| CN105024686B (zh) | 半导体芯片 | |
| CN104682950B (zh) | 一种基于延时的双轨预充逻辑与非门电路以及异或门电路 | |
| CN109327206B (zh) | 功耗平坦化标准集成电路 | |
| Kumar et al. | Design of 2T XOR gate based full adder using GDI technique | |
| Giacomin et al. | Differential power analysis mitigation technique using three-independent-gate field effect transistors | |
| CN104333362B (zh) | 一种同或‑异或双轨预充电逻辑单元 | |
| CN102710251A (zh) | 一种puf电路单元 | |
| CN103595371A (zh) | 一种基于n型sabl逻辑的双边沿d触发器 | |
| CN110119640B (zh) | 双轨预充电逻辑单元及其预充电方法 | |
| CN112104357B (zh) | 基于双轨预充电逻辑的功耗平衡型电流型cmos门电路单元 | |
| CN109547191B (zh) | 双轨预充电逻辑装置 | |
| CN105720956B (zh) | 一种基于FinFET器件的双时钟控制触发器 | |
| CN110364210B (zh) | 基于lut结构的双轨预充电and-nand单元 | |
| CN107276579B (zh) | 基于sabl逻辑的功耗平衡译码器 | |
| CN103778953B (zh) | Sram的存储单元 | |
| CN102394637B (zh) | 基于灵敏放大逻辑的抗差分能量攻击的三值计数器 | |
| CN207251581U (zh) | 用于对集成模块的电流消耗进行管理的设备 | |
| CN107667472A (zh) | 面积高效的金属可编程脉冲锁存器设计 | |
| CN112491410B (zh) | 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元 | |
| KR101247482B1 (ko) | 전력 분석 공격을 방지하는 단열 논리 연산 장치 | |
| CN109474415B (zh) | 三相位单轨预充电逻辑装置 | |
| CN104022758B (zh) | 一种带清零置位端口的功耗均衡触发器 | |
| Sahani et al. | Design of full adder circuit using double gate MOSFET | |
| Pang et al. | A DPA resistant dual rail Préchargé logic cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20230523 Address after: 264299 No. 2, Wenhua West Road, Weihai City, Shandong Province Patentee after: Weihai Harvey Asset Management Co.,Ltd. Patentee after: Wang Chenxu Address before: 264209 No. 2, Wenhua West Road, Shandong, Weihai Patentee before: HARBIN INSTITUTE OF TECHNOLOGY (WEIHAI) |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20230707 Address after: 264201 Room 201, No. 298-1, Huanhai Road, Sunjiatuan Street, Huancui District, Weihai City, Shandong Province Patentee after: Shandong Tianju Huineng Microelectronics Co.,Ltd. Address before: 264299 No. 2, Wenhua West Road, Weihai City, Shandong Province Patentee before: Weihai Harvey Asset Management Co.,Ltd. Patentee before: Wang Chenxu |
|
| TR01 | Transfer of patent right |