CN112491410B - 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元 - Google Patents

一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元 Download PDF

Info

Publication number
CN112491410B
CN112491410B CN202011298798.4A CN202011298798A CN112491410B CN 112491410 B CN112491410 B CN 112491410B CN 202011298798 A CN202011298798 A CN 202011298798A CN 112491410 B CN112491410 B CN 112491410B
Authority
CN
China
Prior art keywords
input signal
electrode
drain electrode
nmos tube
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011298798.4A
Other languages
English (en)
Other versions
CN112491410A (zh
Inventor
姚茂群
李聪辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Normal University
Original Assignee
Hangzhou Normal University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Normal University filed Critical Hangzhou Normal University
Priority to CN202011298798.4A priority Critical patent/CN112491410B/zh
Publication of CN112491410A publication Critical patent/CN112491410A/zh
Application granted granted Critical
Publication of CN112491410B publication Critical patent/CN112491410B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明属于电路电子领域，具体为一种基于预充电逻辑与掩码技术的功耗恒定性电路单元，由两个单轨掩码型预充电门电路单元组成，所述单轨掩码型预充电门电路单元为：单轨掩码型或门逻辑单元或单轨掩码型或非门逻辑单元；所述组成方式为：由单轨掩码型或门逻辑单元与单轨掩码型或非门逻辑单元组成为双轨掩码型或门逻辑单元。本发明将双轨预充电逻辑与掩码技术相结合，在满足了功耗恒定的同时也使得输出结果产生随机翻转，提升了电路抗功耗分析攻击的能力。

Description

一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元
技术领域
本发明属于电路电子领域，具体为一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元。
背景技术
自简单功耗分析攻击和差分功耗分析攻击方法被提出以来,许多研究者们的注意力就不再仅仅集中于加强密码算法协议的安全性，而是去分析密码元器件在运行时不可避免会产生的侧信道信息。功耗分析攻击作为侧信道攻击中有效且易于操作的攻击方法，近来已受到较多的关注。功耗分析攻击利用了密码元器件在运行时所产生的运算结果与功耗之间的相关性进行分析，利用这种相关性，攻击者可以分析出密码元器件中的敏感数据或者秘密数据，从而造成数据泄露。因此，抵抗功耗分析攻击的其中一种思路就是将这种相关性进行减弱甚至消除。另外，因为掩码值具有随机性，可以有效地保护真实的输出信号值，因此也常常被用于抵抗功耗分析攻击。
由于预充电逻辑具有功耗恒定性的特点，因此将掩码技术与之相结合，可以进一步地消除电路运算结果与功耗之间的相关性，从而提升电路抗功耗攻击的能力。
发明内容
为了解决现有技术中存在的上述技术问题，本发明提供一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元，其具体技术方案如下。
一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元，由两个单轨掩码型预充电门电路单元组成，所述单轨掩码型预充电门电路单元为：单轨掩码型或门逻辑单元或单轨掩码型或非门逻辑单元；所述组成方式为：由单轨掩码型或门逻辑单元与单轨掩码型或非门电流型逻辑单元组成为双轨掩码型或门逻辑单元。
进一步的，所述单轨掩码型或门逻辑单元，由反相器、PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12和NMOS管N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14组成，设有输入端信号为a、/>b、m、/>输出端信号为q；所述PMOS管P1的漏极与反相器的输入端相连，P1的栅极连接输入信号/>P1的源极与P2的漏极相连，P2的栅极连接输入信号a，P2的源极与电源Vdd相连；PMOS管P3的漏极与反相器的输入端相连，P3的栅极连接输入信号a，P3的源极与P4的漏极相连，P4的栅极连接输入信号/>P4的源极与电源Vdd相连；PMOS管P5的漏极与反相器的输入端相连，P5的栅极连接输入信号b，P5的源极与P6的漏极相连，P6的栅极连接输入信号/>P6的源极与电源Vdd相连；PMOS管P7的漏极与反相器的输入端相连，P7的栅极连接输入信号/>P7的源极与P8的漏极相连，P8的栅极与输入信号b相连，P8的源极与电源Vdd相连；PMOS管P9的漏极与反相器的输入端相连，P9的栅极连接输入信号m，P9的源极与P10的漏极相连，P10的栅极连接输入信号/>P10的源极与电源Vdd相连；PMOS管P11的漏极与反相器的输入端相连，P11的栅极与输入信号/>相连，P11的源极与P12的漏极相连，P12的栅极与输入信号m相连，P12的源极与电源Vdd相连；NMOS管N1的漏极与输入信号/>相连，N1的栅极与输入信号/>相连，N1的源极与N5的漏极相连；NMOS管N2的漏极与输入信号相连，N2的栅极与输入信号a相连，N2的源极与N5的漏极相连；NMOS管N5的栅极与输入信号b相连，源极与N7的漏极相连；NMOS管N3的漏极与输入信号/>相连，N3的栅极与输入信号相连，N3的源极与N6的漏极相连；NMOS管N4的漏极与输入信号/>相连，N4的栅极与输入信号a相连，N4的源极与N6的漏极相连；NMOS管N6的栅极与输入信号/>相连，源极与N7的漏极相连；NMOS管N7的栅极连接输入信号/>源极与反相器的输入端相连；NMOS管N8的漏极与输入信号b相连，N8的栅极与输入信号/>相连，N8的源极与N12的漏极相连；NMOS管N9的漏极与输入信号b相连，N9的栅极与输入信号a相连，N9的源极与N12的漏极相连；NMOS管N12的栅极与输入信号b相连，源极与N14的漏极相连；NMOS管N10的漏极与输入信号a相连，N10的栅极与输入信号/>相连，N10的源极与N13的漏极相连；NMOS管N11的漏极与输入信号a相连，N11的栅极与输入信号a相连，N11的源极与N13的漏极相连；NMOS管N13的栅极与输入信号/>相连，源极与N14的漏极相连，NMOS管N14的栅极连接输入信号m，源极与反相器的输入端相连；反相器的输出为电路的输出信号q。
进一步的，所述单轨掩码型或门逻辑单元的一个时钟周期分为预充电和求值阶段，当电路进入预充电阶段时，所有的输入信号都被置为低电平0，此时电路的输出也为预充电低电平0信号；当电路进入求值阶段时，输入信号掩码值m＝0时，输出信号q为未掩码值的正逻辑输出，输入信号掩码值m＝1时，输出信号q为未掩码值的负逻辑输出，所述输入信号掩码值m为随机产生，从而使得输出信号q产生随机翻转。
进一步的，所述单轨掩码型或非门逻辑单元，由反相器、PMOS管P1’、P2’、P3’、P4’、P5’、P6’、P7’、P8’、P9’、P10’、P11’、P12’和NMOS管N1’、N2’、N3’、N4’、N5’、N6’、N7’、N8’、N9’、N10’、N11’、N12’、N13’、N14’组成，设有输入端信号为a、/>b、m、/>输出端信号为q；PMOS管P1’的漏极与反相器的输入端相连，P1’的栅极连接输入信号/>P1’的源极与P2’的漏极相连，P2’的栅极连接输入信号a，P2’的源极与电源Vdd相连；PMOS管P3’的漏极与反相器的输入端相连，P3’的栅极与输入信号a相连，P3’的源极与P4’的漏极相连，P4’的栅极与输入信号/>相连，P4’的源极与电源Vdd相连；PMOS管P5’的漏极与反相器的输入端相连，P5’的栅极连接输入信号b，P5’的源极与P6’的漏极相连，P6’的栅极连接输入信号/>P6’的源极与电源Vdd相连；PMOS管P7’的漏极与反相器的输入端相连，P7’的栅极与输入信号/>相连，P7’的源极与P8’的漏极相连，P8’的栅极与输入信号b相连，P8’的源极与电源Vdd相连；PMOS管P9’的漏极与反相器的输入端相连，P9’的栅极连接输入信号m，P9’的源极与P10’的漏极相连，P10’的栅极连接输入信号/>P10’的源极与电源Vdd相连；PMOS管P11’的漏极与反相器的输入端相连，P11’的栅极与输入信号/>相连，P11’的源极与P12’的漏极相连，P12’的栅极与输入信号m相连，P12’的源极与电源Vdd相连；NMOS管N1’的漏极与输入信号/>相连，N1’的栅极与输入信号/>相连，N1’的源极与N5’的漏极相连；NMOS管N2’的漏极与输入信号/>相连，N2’的栅极与输入信号a相连，N2’的源极与N5’的漏极相连；NMOS管N5’的栅极与输入信号b相连，源极与N7’的漏极相连；NMOS管N3’的漏极与输入信号/>相连，N3’的栅极与输入信号/>相连，N3’的源极与N6’的漏极相连；NMOS管N4’的漏极与输入信号/>相连，N4’的栅极与输入信号a相连，N4’的源极与N6’的漏极相连；NMOS管N6’的栅极与输入信号/>相连，源极与N7’的漏极相连；NMOS管N7’的栅极与输入信号m相连，源极与反相器的输入端相连；NMOS管N8’的漏极与输入信号b相连，N8’的栅极与输入信号/>相连，N8’的源极与N12’的漏极相连；NMOS管N9’的漏极与输入信号b相连，N9’的栅极与输入信号a相连，N9’的源极与N12’的漏极相连；NMOS管N12’的栅极与输入信号b相连，源极与N14’的漏极相连；NMOS管N10’的漏极与输入信号a相连，N10’的栅极与输入信号/>相连，N10’的源极与N13’的漏极相连；NMOS管N11’的漏极与输入信号a相连，N11’的栅极与输入信号a相连，N11’的源极与N13’的漏极相连；NMOS管N13’的栅极与输入信号/>相连，源极与N14’的漏极相连；NMOS管N14’的栅极与输入信号/>相连，源极与反相器的输入端相连，反相器的输出即为电路的输出信号q。
进一步的，所述单轨掩码型或非门逻辑单元的一个时钟周期分为预充电和求值阶段，当电路进入预充电阶段时，所有的输入信号都被置为低电平0，此时电路的输出也为预充电低电平0信号；当电路进入求值阶段时，输入信号掩码值m＝0时，输出信号q为未掩码值的正逻辑输出，输入信号掩码值m＝1时，输出信号q为未掩码值的负逻辑输出，所述输入信号掩码值m为随机产生，从而使得输出信号q产生随机翻转。
进一步的，所述双轨掩码型或门逻辑单元，设有输入信号a、b、/>m、/>以及输出信号q和/>所述双轨掩码型或门逻辑单元的一个时钟周期分为预充电阶段和求值阶段，在预充电阶段，两个输出端q和/>的信号都为输出预充电0信号，在求值阶段，两个输出端q和/>输出互补信号。
本发明能够有效地使逻辑单元电源端的功耗恒定，在引入了掩码技术之后还可以使得输出信号发生随机翻转，这将进一步减弱电路运算结果与功耗之间的相关性，提高其抗功耗分析攻击的能力。
附图说明
图1是单轨掩码型或门逻辑单元的电路图；
图2是单轨掩码型或非门逻辑单元的电路图；
图3是双轨掩码型或门逻辑单元的电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合说明书附图对本发明进行进一步详细说明。
一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元，由两个单轨掩码型预充电门电路单元组成，所述单轨掩码型预充电门电路单元为：单轨掩码型或门逻辑单元或单轨掩码型或非门逻辑单元。
所述由两个单轨预充电掩码型门电路单元组成的方式为：由单轨掩码型或门逻辑单元与单轨掩码型或非门逻辑单元组成双轨掩码型或门逻辑单元。
如图1所示为本发明的单轨预充电掩码型或门逻辑单元，由反相器、PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12和NMOS管N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14组成，设有输入端信号为a、/>b、m、/>输出端信号为q；所述PMOS管P1的漏极与反相器的输入端相连，P1的栅极连接输入信号/>P1的源极与P2的漏极相连，P2的栅极连接输入信号a，P2的源极与电源Vdd相连；PMOS管P3的漏极与反相器的输入端相连，P3的栅极连接输入信号a，P3的源极与P4的漏极相连，P4的栅极连接输入信号/>P4的源极与电源Vdd相连；PMOS管P5的漏极与反相器的输入端相连，P5的栅极连接输入信号b，P5的源极与P6的漏极相连，P6的栅极连接输入信号/>P6的源极与电源Vdd相连；PMOS管P7的漏极与反相器的输入端相连，P7的栅极连接输入信号/>P7的源极与P8的漏极相连，P8的栅极与输入信号b相连，P8的源极与电源Vdd相连；PMOS管P9的漏极与反相器的输入端相连，P9的栅极连接输入信号m，P9的源极与P10的漏极相连，P10的栅极连接输入信号/>P10的源极与电源Vdd相连；PMOS管P11的漏极与反相器的输入端相连，P11的栅极与输入信号/>相连，P11的源极与P12的漏极相连，P12的栅极与输入信号m相连，P12的源极与电源Vdd相连；NMOS管N1的漏极与输入信号/>相连，N1的栅极与输入信号/>相连，N1的源极与N5的漏极相连；NMOS管N2的漏极与输入信号/>相连，N2的栅极与输入信号a相连，N2的源极与N5的漏极相连；NMOS管N5的栅极与输入信号b相连，源极与N7的漏极相连；NMOS管N3的漏极与输入信号/>相连，N3的栅极与输入信号/>相连，N3的源极与N6的漏极相连；NMOS管N4的漏极与输入信号/>相连，N4的栅极与输入信号a相连，N4的源极与N6的漏极相连；NMOS管N6的栅极与输入信号/>相连，源极与N7的漏极相连；NMOS管N7的栅极连接输入信号/>源极与反相器的输入端相连；NMOS管N8的漏极与输入信号b相连，N8的栅极与输入信号/>相连，N8的源极与N12的漏极相连；NMOS管N9的漏极与输入信号b相连，N9的栅极与输入信号a相连，N9的源极与N12的漏极相连；NMOS管N12的栅极与输入信号b相连，源极与N14的漏极相连；NMOS管N10的漏极与输入信号a相连，N10的栅极与输入信号/>相连，N10的源极与N13的漏极相连；NMOS管N11的漏极与输入信号a相连，N11的栅极与输入信号a相连，N11的源极与N13的漏极相连；NMOS管N13的栅极与输入信号/>相连，源极与N14的漏极相连，NMOS管N14的栅极连接输入信号m，源极与反相器的输入端相连；反相器的输出为电路的输出信号q。
所述单轨掩码型或门逻辑单元的一个时钟周期分为预充电和求值阶段，当电路进入预充电阶段时，所有的输入信号都被置为低电平0，此时电路的输出也为预充电低电平0信号；当电路进入求值阶段时，输入信号掩码值m＝0时，输出信号q为未掩码值的正逻辑输出，输入信号掩码值m＝1时，输出信号q为未掩码值的负逻辑输出，所述输入信号掩码值m为随机产生，从而使得输出信号q产生随机翻转。
如图2所示为本发明的单轨预充电掩码型或非门逻辑单元，由反相器、PMOS管P1’、P2’、P3’、P4’、P5’、P6’、P7’、P8’、P9’、P10’、P11’、P12’和NMOS管N1’、N2’、N3’、N4’、N5’、N6’、N7’、N8’、N9’、N10’、N11’、N12’、N13’、N14’组成，设有输入端信号为a、/>b、m、/>输出端信号为q；PMOS管P1’的漏极与反相器的输入端相连，P1’的栅极连接输入信号/>P1’的源极与P2’的漏极相连，P2’的栅极连接输入信号a，P2’的源极与电源Vdd相连；PMOS管P3’的漏极与反相器的输入端相连，P3’的栅极与输入信号a相连，P3’的源极与P4’的漏极相连，P4’的栅极与输入信号/>相连，P4’的源极与电源Vdd相连；PMOS管P5’的漏极与反相器的输入端相连，P5’的栅极连接输入信号b，P5’的源极与P6’的漏极相连，P6’的栅极连接输入信号P6’的源极与电源Vdd相连；PMOS管P7’的漏极与反相器的输入端相连，P7’的栅极与输入信号/>相连，P7’的源极与P8’的漏极相连，P8’的栅极与输入信号b相连，P8’的源极与电源Vdd相连；PMOS管P9’的漏极与反相器的输入端相连，P9’的栅极连接输入信号m，P9’的源极与P10’的漏极相连，P10’的栅极连接输入信号/>P10’的源极与电源Vdd相连；PMOS管P11’的漏极与反相器的输入端相连，P11’的栅极与输入信号/>相连，P11’的源极与P12’的漏极相连，P12’的栅极与输入信号m相连，P12’的源极与电源Vdd相连；NMOS管N1’的漏极与输入信号相连，N1’的栅极与输入信号/>相连，N1’的源极与N5’的漏极相连；NMOS管N2’的漏极与输入信号/>相连，N2’的栅极与输入信号a相连，N2’的源极与N5’的漏极相连；NMOS管N5’的栅极与输入信号b相连，源极与N7’的漏极相连；NMOS管N3’的漏极与输入信号/>相连，N3’的栅极与输入信号/>相连，N3’的源极与N6’的漏极相连；NMOS管N4’的漏极与输入信号/>相连，N4’的栅极与输入信号a相连，N4’的源极与N6’的漏极相连；NMOS管N6’的栅极与输入信号/>相连，源极与N7’的漏极相连；NMOS管N7’的栅极与输入信号m相连，源极与反相器的输入端相连；NMOS管N8’的漏极与输入信号b相连，N8’的栅极与输入信号/>相连，N8’的源极与N12’的漏极相连；NMOS管N9’的漏极与输入信号b相连，N9’的栅极与输入信号a相连，N9’的源极与N12’的漏极相连；NMOS管N12’的栅极与输入信号b相连，源极与N14’的漏极相连；NMOS管N10’的漏极与输入信号a相连，N10’的栅极与输入信号/>相连，N10’的源极与N13’的漏极相连；NMOS管N11’的漏极与输入信号a相连，N11’的栅极与输入信号a相连，N11’的源极与N13’的漏极相连；NMOS管N13’的栅极与输入信号/>相连，源极与N14’的漏极相连；NMOS管N14’的栅极与输入信号/>相连，源极与反相器的输入端相连，反相器的输出即为电路的输出信号q。
所述单轨掩码型或非门逻辑单元的一个时钟周期分为预充电和求值阶段，当电路进入预充电阶段时，所有的输入信号都被置为低电平0，此时电路的输出也为预充电低电平0信号；当电路进入求值阶段时，输入信号掩码值m＝0时，输出信号q为未掩码值的正逻辑输出，输入信号掩码值m＝1时，输出信号q为未掩码值的负逻辑输出，所述输入信号掩码值m为随机产生，从而使得输出信号q产生随机翻转。
如图3所示为本发明的双轨掩码型或门逻辑单元，由图1和图2所示的逻辑单元组合而成。其设有输入信号a、b、/>m、/>以及两个输出信号q和/>所述双轨掩码型或门逻辑单元的一个时钟周期分为预充电和求值两个阶段，在预充电阶段，两个输出端q和/>的信号都输出预充电0信号，在求值阶段，两个输出端q和/>输出互补信号。
本发明的目的是使得电路在预充电阶段时输出信号都为预充电0信号，而当电路进入求值阶段时，两个输出端信号中有且仅有一个发生输出翻转，满足了恒定的信号翻转率，使得电路在不同输入信号下的功耗恒定。并且引入掩码技术将使得电路的输出发生随机翻转，即使攻击者获得输入信号的值，由于掩码值具有随机性，攻击者也无法获得正确的逻辑输出值，从而进一步地提高了电路抗功耗分析攻击的能力。

Claims (3)

1.一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元，由两个单轨掩码型预充电门电路单元组成，其特征在于，所述单轨掩码型预充电门电路单元为：单轨掩码型或门逻辑单元或单轨掩码型或非门逻辑单元；所述组成方式为：由单轨掩码型或门逻辑单元与单轨掩码型或非门电流型逻辑单元组成为双轨掩码型或门逻辑单元；
所述单轨掩码型或门逻辑单元，由反相器、PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12和NMOS管N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14组成，设有输入端信号为a、/>b、m、/>输出端信号为q；所述PMOS管P1的漏极与反相器的输入端相连，P1的栅极连接输入信号/>P1的源极与P2的漏极相连，P2的栅极连接输入信号a，P2的源极与电源Vdd相连；PMOS管P3的漏极与反相器的输入端相连，P3的栅极连接输入信号a，P3的源极与P4的漏极相连，P4的栅极连接输入信号/>P4的源极与电源Vdd相连；PMOS管P5的漏极与反相器的输入端相连，P5的栅极连接输入信号b，P5的源极与P6的漏极相连，P6的栅极连接输入信号/>P6的源极与电源Vdd相连；PMOS管P7的漏极与反相器的输入端相连，P7的栅极连接输入信号/>P7的源极与P8的漏极相连，P8的栅极与输入信号b相连，P8的源极与电源Vdd相连；PMOS管P9的漏极与反相器的输入端相连，P9的栅极连接输入信号m，P9的源极与P10的漏极相连，P10的栅极连接输入信号/>P10的源极与电源Vdd相连；PMOS管P11的漏极与反相器的输入端相连，P11的栅极与输入信号/>相连，P11的源极与P12的漏极相连，P12的栅极与输入信号m相连，P12的源极与电源Vdd相连；NMOS管N1的漏极与输入信号/>相连，N1的栅极与输入信号/>相连，N1的源极与N5的漏极相连；NMOS管N2的漏极与输入信号/>相连，N2的栅极与输入信号a相连，N2的源极与N5的漏极相连；NMOS管N5的栅极与输入信号b相连，源极与N7的漏极相连；NMOS管N3的漏极与输入信号/>相连，N3的栅极与输入信号/>相连，N3的源极与N6的漏极相连；NMOS管N4的漏极与输入信号/>相连，N4的栅极与输入信号a相连，N4的源极与N6的漏极相连；NMOS管N6的栅极与输入信号/>相连，源极与N7的漏极相连；NMOS管N7的栅极连接输入信号/>源极与反相器的输入端相连；NMOS管N8的漏极与输入信号b相连，N8的栅极与输入信号/>相连，N8的源极与N12的漏极相连；NMOS管N9的漏极与输入信号b相连，N9的栅极与输入信号a相连，N9的源极与N12的漏极相连；NMOS管N12的栅极与输入信号b相连，源极与N14的漏极相连；NMOS管N10的漏极与输入信号a相连，N10的栅极与输入信号/>相连，N10的源极与N13的漏极相连；NMOS管N11的漏极与输入信号a相连，N11的栅极与输入信号a相连，N11的源极与N13的漏极相连；NMOS管N13的栅极与输入信号/>相连，源极与N14的漏极相连，NMOS管N14的栅极连接输入信号m，源极与反相器的输入端相连；反相器的输出为电路的输出信号q；
所述单轨掩码型或门逻辑单元的一个时钟周期分为预充电和求值阶段，当电路进入预充电阶段时，所有的输入信号都被置为低电平0，此时电路的输出也为预充电低电平0信号；当电路进入求值阶段时，输入信号掩码值m＝0时，输出信号q为未掩码值的正逻辑输出，输入信号掩码值m＝1时，输出信号q为未掩码值的负逻辑输出，所述输入信号掩码值m为随机产生，从而使得输出信号q产生随机翻转；
所述单轨掩码型或非门逻辑单元，由反相器、PMOS管P1’、P2’、P3’、P4’、P5’、P6’、P7’、P8’、P9’、P10’、P11’、P12’和NMOS管N1’、N2’、N3’、N4’、N5’、N6’、N7’、N8’、N9’、N10’、N11’、N12’、N13’、N14’组成，设有输入端信号为a、/>b、m、/>输出端信号为q；PMOS管P1’的漏极与反相器的输入端相连，P1’的栅极连接输入信号/>P1’的源极与P2’的漏极相连，P2’的栅极连接输入信号a，P2’的源极与电源Vdd相连；PMOS管P3’的漏极与反相器的输入端相连，P3’的栅极与输入信号a相连，P3’的源极与P4’的漏极相连，P4’的栅极与输入信号/>相连，P4’的源极与电源Vdd相连；PMOS管P5’的漏极与反相器的输入端相连，P5’的栅极连接输入信号b，P5’的源极与P6’的漏极相连，P6’的栅极连接输入信号/>P6’的源极与电源Vdd相连；PMOS管P7’的漏极与反相器的输入端相连，P7’的栅极与输入信号/>相连，P7’的源极与P8’的漏极相连，P8’的栅极与输入信号b相连，P8’的源极与电源Vdd相连；PMOS管P9’的漏极与反相器的输入端相连，P9’的栅极连接输入信号m，P9’的源极与P10’的漏极相连，P10’的栅极连接输入信号/>P10’的源极与电源Vdd相连；PMOS管P11’的漏极与反相器的输入端相连，P11’的栅极与输入信号/>相连，P11’的源极与P12’的漏极相连，P12’的栅极与输入信号m相连，P12’的源极与电源Vdd相连；NMOS管N1’的漏极与输入信号/>相连，N1’的栅极与输入信号/>相连，N1’的源极与N5’的漏极相连；NMOS管N2’的漏极与输入信号/>相连，N2’的栅极与输入信号a相连，N2’的源极与N5’的漏极相连；NMOS管N5’的栅极与输入信号b相连，源极与N7’的漏极相连；NMOS管N3’的漏极与输入信号/>相连，N3’的栅极与输入信号/>相连，N3’的源极与N6’的漏极相连；NMOS管N4’的漏极与输入信号/>相连，N4’的栅极与输入信号a相连，N4’的源极与N6’的漏极相连；NMOS管N6’的栅极与输入信号/>相连，源极与N7’的漏极相连；NMOS管N7’的栅极与输入信号m相连，源极与反相器的输入端相连；NMOS管N8’的漏极与输入信号b相连，N8’的栅极与输入信号/>相连，N8’的源极与N12’的漏极相连；NMOS管N9’的漏极与输入信号b相连，N9’的栅极与输入信号a相连，N9’的源极与N12’的漏极相连；NMOS管N12’的栅极与输入信号b相连，源极与N14’的漏极相连；NMOS管N10’的漏极与输入信号a相连，N10’的栅极与输入信号/>相连，N10’的源极与N13’的漏极相连；NMOS管N11’的漏极与输入信号a相连，N11’的栅极与输入信号a相连，N11’的源极与N13’的漏极相连；NMOS管N13’的栅极与输入信号/>相连，源极与N14’的漏极相连；NMOS管N14’的栅极与输入信号/>相连，源极与反相器的输入端相连，反相器的输出即为电路的输出信号q。
2.如权利要求1所述的一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元，其特征在于，所述单轨掩码型或非门逻辑单元的一个时钟周期分为预充电和求值阶段，当电路进入预充电阶段时，所有的输入信号都被置为低电平0，此时电路的输出也为预充电低电平0信号；当电路进入求值阶段时，输入信号掩码值m＝0时，输出信号q为未掩码值的正逻辑输出，输入信号掩码值m＝1时，输出信号q为未掩码值的负逻辑输出，所述输入信号掩码值m为随机产生，从而使得输出信号q产生随机翻转。
3.如权利要求2所述的一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元，其特征在于，所述双轨掩码型或门逻辑单元，设有输入信号a、b、/>m、/>以及输出信号q和所述双轨掩码型或门逻辑单元的一个时钟周期分为预充电阶段和求值阶段，在预充电阶段，两个输出端q和/>的信号都为输出预充电0信号，在求值阶段，两个输出端q和/>输出互补信号。
CN202011298798.4A 2020-11-18 2020-11-18 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元 Active CN112491410B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011298798.4A CN112491410B (zh) 2020-11-18 2020-11-18 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011298798.4A CN112491410B (zh) 2020-11-18 2020-11-18 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元

Publications (2)

Publication Number Publication Date
CN112491410A CN112491410A (zh) 2021-03-12
CN112491410B true CN112491410B (zh) 2023-11-28

Family

ID=74931795

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011298798.4A Active CN112491410B (zh) 2020-11-18 2020-11-18 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元

Country Status (1)

Country Link
CN (1) CN112491410B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113726331B (zh) * 2021-07-22 2023-12-12 杭州师范大学 一种基于双掩码技术的功耗恒定性门电路单元

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102124470A (zh) * 2008-08-12 2011-07-13 法国电信教育集团-巴黎电信学院 用于检测差分逻辑保护的加密电路中异常的方法、以及实现所述方法的电路
CN106548806A (zh) * 2016-10-13 2017-03-29 宁波大学 一种能够防御dpa攻击的移位寄存器
CN107276579A (zh) * 2017-05-10 2017-10-20 宁波大学 基于sabl逻辑的功耗平衡译码器
CN110119640A (zh) * 2019-05-22 2019-08-13 北京智芯微电子科技有限公司 双轨预充电逻辑单元及其预充电方法
CN112104357A (zh) * 2020-09-07 2020-12-18 杭州师范大学 基于双轨预充电逻辑的功耗平衡型电流型cmos门电路单元

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI675358B (zh) * 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102124470A (zh) * 2008-08-12 2011-07-13 法国电信教育集团-巴黎电信学院 用于检测差分逻辑保护的加密电路中异常的方法、以及实现所述方法的电路
CN106548806A (zh) * 2016-10-13 2017-03-29 宁波大学 一种能够防御dpa攻击的移位寄存器
CN107276579A (zh) * 2017-05-10 2017-10-20 宁波大学 基于sabl逻辑的功耗平衡译码器
CN110119640A (zh) * 2019-05-22 2019-08-13 北京智芯微电子科技有限公司 双轨预充电逻辑单元及其预充电方法
CN112104357A (zh) * 2020-09-07 2020-12-18 杭州师范大学 基于双轨预充电逻辑的功耗平衡型电流型cmos门电路单元

Also Published As

Publication number Publication date
CN112491410A (zh) 2021-03-12

Similar Documents

Publication Publication Date Title
CN109327206B (zh) 功耗平坦化标准集成电路
CN104378103B (zh) 双轨预充电逻辑单元结构
WO2005078573A1 (ja) 乱数発生方法と半導体集積回路装置
CN112491410B (zh) 一种基于预充电逻辑与掩码技术的功耗恒定性门电路单元
Avital et al. Randomized multitopology logic against differential power analysis
CN112104357B (zh) 基于双轨预充电逻辑的功耗平衡型电流型cmos门电路单元
CN103595371B (zh) 一种基于n型sabl逻辑的双边沿d触发器
CN110119640B (zh) 双轨预充电逻辑单元及其预充电方法
CN104360605B (zh) 一种基于延迟链复用的PUFs电路
CN107276579B (zh) 基于sabl逻辑的功耗平衡译码器
CN109547191A (zh) 双轨预充电逻辑装置
Miura et al. An intermittent-driven supply-current equalizer for 11x and 4x power-overhead savings in CPA-resistant 128bit AES cryptographic processor
De et al. Path-balanced logic design to realize block ciphers resistant to power and timing attacks
Li et al. Implementation of SM4 algorithm based on asynchronous dual-rail low-power design
CN203191961U (zh) 一种基于数字电路的真随机数发生器
KR100752798B1 (ko) 이중-레일 신호를 처리하는 회로 구조체 및 방법
US7132858B2 (en) Logic circuit
CN112564899B (zh) 双轨mtj与cmos混合查找表电路
Lin et al. Overcoming glitches and dissipation timing skews in design of DPA-resistant cryptographic hardware
CN113726331B (zh) 一种基于双掩码技术的功耗恒定性门电路单元
CN109546997B (zh) 一种基于tdpl逻辑的数值比较器
CN102394637A (zh) 基于灵敏放大逻辑的抗差分能量攻击的三值计数器
CN109474415B (zh) 三相位单轨预充电逻辑装置
US8692581B2 (en) Constant switching current flip-flop
CN109614826B (zh) 一种基于tdpl逻辑的译码器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant