CN109547191A - 双轨预充电逻辑装置 - Google Patents

Abstract

本发明涉及信息安全领域，为提出一种适用于安全芯片的双轨预充电逻辑单元，该逻辑单元可以减少动态逻辑电路应用于半定制设计流程的复杂性，并且保证不同输入信号下逻辑单元功耗的均衡性，使得攻击者不能利用功耗信息获取芯片内部数据。为此，本发明采取的技术方案是，双轨预充电逻辑装置，包括PMOS晶体管P1、P2、P3、P4、P5、P6和NMOS晶体管N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11以及两个反相器I1，I2。本发明主要应用于信息安全场合。

Description

双轨预充电逻辑装置

技术领域

本发明涉及信息安全领域，涉及抗功耗攻击领域。具体讲,涉及双轨预充电逻辑装置。

背景技术

当今社会，信息交换已经成为日常生活中不可或缺的一部分，人们在享受IT技术发展带来的各种便利的同时，信息的安全性也受到了越来越多的关注。利用以专用集成电路(ASIC)为代表的密码芯片来实现密码算法的方式具有成本低廉、封闭性好、破解难度高、加密速度快等软件实现方式无法比拟的优势，已经成为密码算法的重要载体。尽管密码设备的嵌入性使得攻击者无法直接获取密码芯片中的密钥信息，但由于大多数密码芯片都是由CMOS电路构成的，在这一类电路中，电路在工作时会泄露一定的功耗，电磁等侧信道信息，攻击者利用差分功耗分析(Differential Power Analysis,DPA)技术分析密钥数据与功耗信息之间的相关性，并通过数理统计的方式分析即可获得密钥。

抵抗DPA攻击的基本思想是消除密码芯片工作时电流与内部数据之间的相关性。常规侧信道防护方法包括盲化泄露防护、消除泄露防护、弱化泄露防护等；在电路级防护通常通过设计新型逻辑单元来实现，其主要设计思想为双轨预充电逻辑，利用双轨预充电逻辑实现的单元主要包括敏感放大器逻辑(Sense Amplifier Based Logic,SABL)^[1]，行波动态差分逻辑(Wave Dynamic Differential Logic,WDDL)^[2]和基于查找表的差分逻辑LBDL(LUT Based Differential Logic)^[3]等，其中SABL是最早提出的防护单元，但是由于采取了动态逻辑单元的设计方法，提高了设计的复杂性。现阶段对于大型电路的设计越来越多地运用设计自动化工具，而带有时钟信号的逻辑单元的使用依赖于更加先进的自动化工具，另外，大规模动态单元的使用提高了在时钟沿的瞬态功耗，对电源有更高的要求。

参考文献

1.Tiri K,Akmal M,Verbauwhede I.A dynamic and differential CMOS logicwith signal independent power consumption to withstand differential poweranalysis on smart cards[C].28th European Solid-State Circuits Conference(ESSCIRC 2002),Florence,Italy,2002.IEEE,2002:403-406.

2.Tiri K,Verbauwhede I.A logic level design methodology for a secureDPA resistant ASIC or FPGA implementation[C].Design,Automation&Test in Europe(DATE 2004),Grenoble,France,2004.IEEE,2004:246-251.

3.乐大珩.抗功耗攻击的密码芯片电路级防护关键技术研究[D].国防科学技术大学,2011。

发明内容

为克服现有技术的不足，本发明旨在提出一种适用于安全芯片的双轨预充电逻辑单元，该逻辑单元可以减少动态逻辑电路应用于半定制设计流程的复杂性，并且保证不同输入信号下逻辑单元功耗的均衡性，使得攻击者不能利用功耗信息获取芯片内部数据。为此，本发明采取的技术方案是，双轨预充电逻辑装置，包括PMOS晶体管P1，PMOS晶体管P2，PMOS晶体管P3，PMOS晶体管P4，PMOS晶体管P5，PMOS晶体管P6和NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4，NMOS晶体管N5，NMOS晶体管N6，NMOS晶体管N7，NMOS晶体管N8，NMOS晶体管N9，NMOS晶体管N10，NMOS晶体管N11以及两个反相器I1，I2；

PMOS晶体管P1源极和PMOS晶体管P2的源极接电源端，PMOS晶体管P1栅极与NMOS晶体管N1栅极、PMOS晶体管P2漏极、NMOS晶体管N2漏极、PMOS晶体管P6漏极以及反相器I2的输入相连，PMOS晶体管P1漏极与NMOS晶体管N1漏极、PMOS晶体管P2栅极、NMOS晶体管N2栅极、PMOS晶体管P4漏极以及反相器I1的输入相连；PMOS晶体管P3源极接电源，PMOS晶体管P3栅极接输入信号B，PMOS晶体管P3漏极接PMOS晶体管P4源极；PMOS晶体管P4栅极接输入信号

PMOS晶体管P5源极接电源，PMOS晶体管P5栅极接输入信号B，PMOS晶体管P5漏极接PMOS晶体管P6源极；PMOS晶体管P6栅极接输入信号NMOS晶体管N1源极与NMOS晶体管N11源极、NMOS晶体管N4漏极、NMOS晶体管N6漏极相连；NMOS晶体管N2源极与NMOS晶体管N11漏极、NMOS晶体管N3漏极、NMOS晶体管N5漏极相连；NMOS晶体管N3栅极接输入信号A，NMOS晶体管N3源极与MOS晶体管N4源极、NMOS晶体管N7漏极相连；NMOS晶体管N4栅极接输入信号NMOS晶体管N5栅极接输入信号NMOS晶体管N5源极与NMOS晶体管N6源极、NMOS晶体管N8漏极相连；NMOS晶体管N6栅极接输入信号A；NMOS晶体管N7栅极接输入信号B，NMOS晶体管N7源极与NMOS晶体管N8源极、NMOS晶体管N9漏极、NMOS晶体管N10漏极相连；NMOS晶体管N8栅极接输入信号NMOS晶体管N9栅极接输入信号B，NMOS晶体管N9源极接地；NMOS晶体管N10栅极接输入信号NMOS晶体管N10源极接地；NMOS晶体管N11栅极接电源。

进一步地：

预充电阶段：在预充电阶段，所有差分输入信号均为0，使的PMOS晶体管P3，P4，P5，P6全部导通，起到了预充电开关的作用，使得节点X，节点Y均被充电到高电位，同时反相器I1，I2输出低电位，保证下一级的输入也均为0；NMOS晶体管N3，N4，N5，N6，N7，N8，N9，N10全部关断，保证了在预充电阶段没有直接有电源到地的通路，保证了逻辑的正确性；

求值阶段：在求值阶段，所有差分输入信号输入需要传输的差分信号的值，由于输入信号B与为互补信号，其中必有一个信号为高电位，导致P3与P4中的其中一个，P5与P6中的其中一个关断，使得预充电电路关断，X节点与Y节点均与电源断开，保证求值阶段不会有新的预充电电流产生；同时NMOS晶体管N9和N10中必有一个导通，使得下拉网络可以导通，NMOS晶体管N3，N4，N5，N6，N7，N8构成了下拉网络，根据输入信号的不同，会有不同的通路导通，从而使节点P，Q中的一个被下拉到低电位，使得X节点或Y节点上的电荷被泄放，从而通过反向器I1，I2输出正确的求值信号。

本发明的特点及有益效果是：

通过设计新型的标准单元，使得在每个周期内，单元内部节点都会有一次求值和放电操作，消除了逻辑单元在运算不同信号输入下的功耗差异，保证了单元的抗DPA攻击的能力。同时利用双轨预充电电路的输出特点，设计合理的预充电以及求值电路结构，减少了设计的复杂性。

附图说明：

图1双轨预充电逻辑XOR/XNOR门。

具体实施方式

为解决以上问题，本发明提出了一种新型的双轨预充电逻辑单元，该单元继承了SABL单元的优点，即有着互补的拓扑结构，保证了不同输入下，内部节点的放电情况相同，同时又采用了新型的预充电结构，代替了原有的时钟信号，使得新型的双轨预充电逻辑单元能够兼容于现有的设计流程。

为提高单元的抗DPA攻击能力，提出一种双轨预充逻辑单元。下面结合图1介绍该标准单元的单元结构和工作原理。该逻辑单元的基本结构为SABL逻辑，图1为一个改进的SABL结构的XOR/XNOR单元的电路图，其中A，B，是单元的输入信号，XOR，XNOR是单元的输出信号，与原有SABL逻辑单元相比少了时钟信号的使用。

该逻辑单元包括PMOS晶体管P1，PMOS晶体管P2，PMOS晶体管P3，PMOS晶体管P4，PMOS晶体管P5，PMOS晶体管P6和NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4，NMOS晶体管N5，NMOS晶体管N6，NMOS晶体管N7，NMOS晶体管N8，NMOS晶体管N9，

NMOS晶体管N10，NMOS晶体管N11以及两个反相器I1，I2组成。

PMOS晶体管P1源极和PMOS晶体管P2的源极接电源端，PMOS晶体晶体管P1栅极与NMOS晶体管N1栅极、PMOS晶体管P2漏极、NMOS晶体管N2漏极、PMOS晶体管P6漏极以及反相器I2的输入相连，PMOS晶体管P1漏极与NMOS晶体管N1漏极、PMOS晶体管P2栅极、NMOS晶体管N2栅极、PMOS晶体管P4漏极以及反相器I1的输入相连；PMOS晶体管P3源极接电源，PMOS晶体管P3栅极接输入信号B，PMOS晶体管P3漏极接PMOS晶体管P4源极；PMOS晶体管P4栅极接输入信号

PMOS晶体管P5源极接电源，PMOS晶体管P5栅极接输入信号B，PMOS晶体管P5漏极接PMOS晶体管P6源极；PMOS晶体管P6栅极接输入信号NMOS晶体管N1源极与NMOS晶体管N11源极、NMOS晶体管N4漏极、NMOS晶体管N6漏极相连；NMOS晶体管N2源极与NMOS晶体管N11漏极、NMOS晶体管N3漏极、NMOS晶体管N5漏极相连；NMOS晶体管N3栅极接输入信号A，NMOS晶体管N3源极与MOS晶体管N4源极、NMOS晶体管N7漏极相连；NMOS晶体管N4栅极接输入信号NMOS晶体管N5栅极接输入信号NMOS晶体管N5源极与NMOS晶体管N6源极、NMOS晶体管N8漏极相连；NMOS晶体管N6栅极接输入信号A；NMOS晶体管N7栅极接输入信号B，NMOS晶体管N7源极与NMOS晶体管N8源极、NMOS晶体管N9漏极、NMOS晶体管N10漏极相连；NMOS晶体管N8栅极接输入信号NMOS晶体管N9栅极接输入信号B，NMOS晶体管N9源极接地；NMOS晶体管N10栅极接输入信号NMOS晶体管N10源极接地；NMOS晶体管N11栅极接电源。

该标准单元的工作模式分为预充电和求值两个工作阶段。下面具体分析两个阶段下单元的工作情况。

预充电阶段：在预充电阶段，所有差分输入信号均为0，使的PMOS晶体管P3，P4，P5，P6全部导通，起到了预充电开关的作用，使得节点X，节点Y均被充电到高电位，同时反相器I1，I2输出低电位，保证下一级的输入也均为0；NMOS

晶体管N3，N4，N5，N6，N7，N8，N9，N10全部关断，保证了在预充电阶段没有直接有电源到地的通路，保证了逻辑的正确性。

求值阶段：在求值阶段，所有差分输入信号输入需要传输的差分信号的值，由于输入信号B与为互补信号，其中必有一个信号为高电位，导致P3与P4中的其中一个，P5与P6中的其中一个关断，使得预充电电路关断，X节点与Y节点均与电源断开，保证求值阶段不会有新的预充电电流产生。同时NMOS晶体管N9和N10中必有一个导通，使得下拉网络可以导通。NMOS晶体管N3，N4，N5，N6，N7，N8构成了下拉网络，根据输入信号的不同，会有不同的通路导通，从而使节点P，Q中的一个被下拉到低电位，使得X节点或Y节点上的电荷被泄放，从而通过反向器I1，I2输出正确的求值信号。PMOS晶体管P1，P2，NMOS晶体管N1，N2构成交叉耦合反相器，加速了求值过程。而NMOS晶体管N11一直在导通状态则保证了在求值阶段所有的内部节点电荷都能被泄放掉。

在传统的SABL单元中，预充电阶段和求值阶段的区分是由时钟信号控制的，因而对于每一个单元都需要由着对应的时序约束，这给SABL逻辑单元的使用带来了更大的复杂性。同时我们可以发现，如果电路中所有单元均由SABL逻辑单元实现，那么在时钟沿到来时，电路会出现极高的电源峰值，给芯片带来损耗。而在本设计中，采用了行波预充电的思想，使用上一级的输出信号作为下一级的输入，利用双轨电路在预充电阶段全0输出特点设计充电信号，利用求值阶段差分信号互补输出的特点设计求值信号，从而避免了时钟信号的使用，大大减小了单元的复杂性。

在设计双轨预充电逻辑单元时，要注意NMOS晶体管N11所构成的开关。虽然NMOS晶体管N11栅极接高电位一直导通，但也不能将节点P，Q直接相连。因为需要保证交叉耦合反相器输出正确的求值信号后，另一个节点才能放电。因此在设计时，需要合理设计N11晶体管的宽长比，保证信号在P，Q节点之间的传输有一点的延时，同时延时又不能过大，影响单元的求值速度。

Claims (2)

1.一种双轨预充电逻辑装置，其特征是，包括PMOS晶体管P1，PMOS晶体管P2，PMOS晶体管P3，PMOS晶体管P4，PMOS晶体管P5，PMOS晶体管P6和NMOS晶体管N1，NMOS晶体管N2，NMOS晶体管N3，NMOS晶体管N4，NMOS晶体管N5，NMOS晶体管N6，NMOS晶体管N7，NMOS晶体管N8，NMOS晶体管N9，NMOS晶体管N10，NMOS晶体管N11以及两个反相器I1，I2；

PMOS晶体管P1源极和PMOS晶体管P2的源极接电源端，PMOS晶体管P1栅极与NMOS晶体管N1栅极、PMOS晶体管P2漏极、NMOS晶体管N2漏极、PMOS晶体管P6漏极以及反相器I2的输入相连，PMOS晶体管P1漏极与NMOS晶体管N1漏极、PMOS晶体管P2栅极、NMOS晶体管N2栅极、PMOS晶体管P4漏极以及反相器I1的输入相连；PMOS晶体管P3源极接电源，PMOS晶体管P3栅极接输入信号B，PMOS晶体管P3漏极接PMOS晶体管P4源极；PMOS晶体管P4栅极接输入信号

PMOS晶体管P5源极接电源，PMOS晶体管P5栅极接输入信号B，PMOS晶体管P5漏极接PMOS晶体管P6源极；PMOS晶体管P6栅极接输入信号NMOS晶体管N1源极与NMOS晶体管N11源极、NMOS晶体管N4漏极、NMOS晶体管N6漏极相连；NMOS晶体管N2源极与NMOS晶体管N11漏极、NMOS晶体管N3漏极、NMOS晶体管N5漏极相连；NMOS晶体管N3栅极接输入信号A，NMOS晶体管N3源极与MOS晶体管N4源极、NMOS晶体管N7漏极相连；NMOS晶体管N4栅极接输入信号NMOS晶体管N5栅极接输入信号NMOS晶体管N5源极与NMOS晶体管N6源极、NMOS晶体管N8漏极相连；NMOS晶体管N6栅极接输入信号A；NMOS晶体管N7栅极接输入信号B，NMOS晶体管N7源极与NMOS晶体管N8源极、NMOS晶体管N9漏极、NMOS晶体管N10漏极相连；NMOS晶体管N8栅极接输入信号NMOS晶体管N9栅极接输入信号B，NMOS晶体管N9源极接地；NMOS晶体管N10栅极接输入信号NMOS晶体管N10源极接地；NMOS晶体管N11栅极接电源。

2.如权利要求1所述的双轨预充电逻辑装置，其特征是，进一步地：预充电阶段：在预充电阶段，所有差分输入信号均为0，使的PMOS晶体管P3，P4，P5，P6全部导通，起到了预充电开关的作用，使得节点X，节点Y均被充电到高电位，同时反相器I1，I2输出低电位，保证下一级的输入也均为0；NMOS晶体管N3，N4，N5，N6，N7，N8，N9，N10全部关断，保证了在预充电阶段没有直接有电源到地的通路，保证了逻辑的正确性；

求值阶段：在求值阶段，所有差分输入信号输入需要传输的差分信号的值，由于输入信号B与为互补信号，其中必有一个信号为高电位，导致P3与P4中的其中一个，P5与P6中的其中一个关断，使得预充电电路关断，X节点与Y节点均与电源断开，保证求值阶段不会有新的预充电电流产生；同时NMOS晶体管N9和N10中必有一个导通，使得下拉网络可以导通，NMOS晶体管N3，N4，N5，N6，N7，N8构成了下拉网络，根据输入信号的不同，会有不同的通路导通，从而使节点P，Q中的一个被下拉到低电位，使得X节点或Y节点上的电荷被泄放，从而通过反向器I1，I2输出正确的求值信号。