CN102843130A

CN102843130A - 基于cml逻辑的相位检测器

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Publication number: CN102843130A
Application number: CN2012103481856A
Authority: CN
Inventors: 王源; 杨海玲; 张雪琳; 贾嵩; 杜刚; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2012-09-18
Filing date: 2012-09-18
Publication date: 2012-12-26
Anticipated expiration: 2032-09-18
Also published as: CN102843130B

Abstract

本发明涉及集成电路技术领域，公开了一种基于CML逻辑的相位检测器，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。首先，本发明所采用的锁存器均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力，其次，本发明通过拆分锁存器尾电流源，有效节约了电路在锁存状态时的功耗，从而有效降低了整个相位检测电路的功耗，基于以上两点，本发明实现了在保证相位误差满足系统抖动要求的前提下，降低了的功耗。

Description

基于CML逻辑的相位检测器

技术领域

本发明涉及集成电路技术领域，特别是涉及一种基于CML逻辑的相位检测器。

背景技术

相位检测器广泛应用于锁相电路及时钟恢复模块中，其相位检测精确度直接决定了电路的抖动性能。相比于静态CMOS电路，CML(电流模式逻辑)逻辑具有低信号摆幅的特征。随着数据传输速率的不断提高，当串行数据传输速率达到10Gbps~40Gbps时，CML逻辑电路的高速性能愈发显著，使其逐渐取代CMOS逻辑并被广泛应用于串行高速数据传输。

文献[1]首次提出的MOS电流模式逻辑风格实施千兆赫MOS自适应管道技术。从那以后被广泛使用，以实现超高速缓冲区、锁存器、复用器与解复用器，分频器。比起静态CMOS电路，CML电路可以以较低的信号电压和更高的频率工作在较低的电源电压。但是，CML逻辑风格比起CMOS反相器有更多的静态功率损耗。因此在保证相位检测器的精确度满足要求的前提下降低电路功耗是十分必要的。

以上提到的参考文献如下：

[1]M.Mizuno,M.Yamashina,K.Furuta,H.Igura,H.Abiko,K.Okabe,A.Ono,and H.Yamada,“A GHz MOS adaptive pipelinetechnique using MOS current-mode logic,”IEEE J.Solid-State Circuits,vol.31,pp.784-791,June 1996.

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：如何在保证基于CML逻辑的相位检测器的相位误差满足系统抖动要求的前提下，降低基于CML逻辑的相位检测器的功耗。

（二）技术方案

为了解决上述技术问题，本发明提供一种基于CML逻辑的相位检测器，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。

优选地，所述采样模块包括三条采样支路，第一条和第二条采样支路分别包括三个CML锁存器，第三条采样支路包括两个CML锁存器，三条采样支路末端的CML锁存器由同一个相位为零的时钟控制，所述比较模块包括两个CML异或门，第一条采样支路的采样数据输入到第一CML异或门的第一输入端，第二条采样支路的采样数据分别输入到第一CML异或门的第二输入端以及第二CML异或门的第一输入端，第三条采样支路的采样数据输入到第二CML异或门的第二输入端。

优选地，每个CML锁存器包括：两个尾电流源I1和I2，六个晶体管MN1~MN6以及两个电阻R1和R2，其中，电阻R1的第一端分别与晶体管MN1的漏极、MN3的漏极以及MN4的栅极连接，R2的第一端分别与晶体管MN2的漏极、MN3的栅极以及MN4的漏极连接，且R1、R2的第一端输出一对差分信号，MN1、MN2的栅极输入一对差分信号，MN1、MN2的源极连接MN5的漏极，MN3、MN4的源极连接MN6的漏极，MN5、MN6的栅极分别由差分时钟信号CLKp和CLKn控制，CLKp和CLKn信号相位相反，MN5的源极连接I1的一端，MN6的源极连接I2的一端。

优选地，电阻R1、R2的第二端均接同一外部电源，尾电流源I1、I2的另一端均接地。

优选地，MN1、MN2的宽长比均小于或等于1u/150n，MN3、MN4的宽长比均大于或等于2u/150n。

优选地，电阻R1、R2均为多晶硅电阻。

（三）有益效果

上述技术方案具有如下优点：首先，本发明所采用的锁存器均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力，其次，本发明通过拆分锁存器尾电流源，有效节约了电路在锁存状态时的功耗，从而有效降低了整个相位检测电路的功耗，基于以上两点，本发明实现了在保证相位误差满足系统抖动要求的前提下，降低了的功耗。

附图说明

图1是B.Razavi提出的半速率相位检测器框图；

图2是P.Heydari和R.Mohanavelu在[2]中提出的再生型CML锁存器原理图；

图3是本发明所使用的再生型CML锁存器原理图；

图4、图5是本发明所使用的再生型CML锁存器数据采样输出波形；

图6、图7是不同情况下三条采样支路的采样输出波形和相位比较结果输出。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明的基于CML逻辑的相位检测器中引入了再生型CML相位锁存器：将现有的普通CML锁存器换成一种再生型CML锁存器，即给电路的跟随支路和锁存支路分别提供两个独立的尾电流源，使两部分可以分别得到优化，进而减少不必要的电路功耗。

本发明的相位检测器框架是基于B.Razavi提出的一种半速率相位检测器结构，即采样时钟频率是工作频率的一半。整体电路包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果，整个电路也可以分为两部分：一、CML锁存器构成的三条信号采样支路；二、两个异或门用于比较三条支路的采样结果。第一部分中的CML锁存器将使用再生型锁存器，用两个独立的尾电流源分别为输入跟随对管和交叉耦合对管提供电流。在跟随支路部分，输入跟随对管宽长比取1u/150n，使其高频下的寄生电容较小；另一方面，尾电流源偏置电流较大，提高输入对管的跨导值，以保证跟随支路的高频小信号增益。在锁存支路部分，由于对尾电流源的偏置电流要求不高，可以将耦合对管的宽长比取2u/150n，以获得足够的跨导值，从而保持小信号增益。通过以上改进，可降低锁存器在锁存状态时的功耗，考虑到锁存器是相位检测器的主要构成部分，因此将显著降低整个相位检测电路的功耗。

本发明基于B.Razavi提出的半速率相位检测器结构，所采用的模块均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力。该相位检测器主要包括8个CML锁存器和2个CML异或门。如图1所示，该发明CML相位检测器包括两个部分：第一部分是8个再生型CML锁存器组成的三条数据采样通路；第二部分为2个CML异或门电路。第一部分中三条支路由一组正交差分时钟信号（0、90、180、270分别代表采样时钟相位）控制对输入的数据信号进行采样，得到三个采样结果分别为D_n-1,D_n,D_n+1，每条支路末端的一个锁存器由相位为零的时钟控制，确保三条支路同步输出采样结果。值得注意的是，这里并没有使用触发器，而是采用至少两个锁存器级联，这样在确保电路功能正确的前提下减少了每条支路的延迟，进而减少了整个相位检测器的延迟。

其中引进的再生型CML锁存器结构是在P.Heydari和R.Mohanavelu在[2]（P.Heydari and R.Mohanavelu,“Design ofUltrahigh-speed and low power CMOS CML buffers and lacthes”,IEEET.Very Large Scale Integration Systems,vol.12,pp 1081-1093,Oct2004）中提出的再生型锁存器（如图2所示）基础上改进的。

本发明所使用的再生型CML锁存器电路结构如图3所示，图中符号T表示输入电压源，符号

表示地，符号

表示NMOS管，它包括两个独立的尾电流源I1、I2，分别由差分时钟信号CLKp、CLKn控制的MOS开关管MN5、MN6，输入对管（也称为晶体管对）MN1、MN2，交叉耦合对管MN3、MN4以及一对多晶硅电阻R1、R2。该锁存器主要由一对相位差180°的时钟信号CLKp和CLKn（即CLKp和CLKn信号相位相反）对差分输入信号Din、Dinb进行锁存。与文献[2]中的锁相器想比，改进后的CML锁存器省去了中间的两条参考支路，包括由信号Vref控制的两个MOS管和串联电阻。参考支路的作用是可以防止尾电流源完全关闭，从而减少尾电流源的充放电时间。但经过仿真验证，锁存器的工作速度主要决定于输出节点的充放电速度，即参考支路对锁存器高频性能的提高效果并不明显。另一方面，由与参考支路在整个工作过程中是常开的，将给该CML锁存器带来显著的额外功耗。因此，本发明去除了这两条参考支路。

在时钟正半周期，即CLKp为高电平时，CLKn为低电平，MN5打开，MN6关闭，左边支路工作，电路处于跟随状态：MN1，MN2作为放大管，处于饱和状态，MN1和MN2分别跟随输入信号Din，Dinb，输出节点记录输入信号，Do、Dob是输出的差分信号，差分信号的特点是幅度相等、相位相反；在时钟为零的半周期，MN5关闭，MN6打开，右边支路工作，电路处于信号锁存状态，MN3，MN4对输出节点的状态进行放大恢复。

由于所设计的相位检测器检测精度主要取决于锁存器部分的数据采样精度。实际上，当时钟信号和输入数据之间的相位差小于锁存器的信号建立时间，则锁存器采样结果发生错误，导致采样结果的误差。因此，为了使相位检测结果满足精确度要求，锁存器的信号建立时间必须控制在一定范围内：一般地，对于工作于GHz速率的锁存器，要求其建立时间保证在ps量级。

为了保证锁存器的信号建立时间足够小，在电路处于跟随状态时，要求输入对管有大的小信号增益。考虑输入的逻辑值与前一刻的逻辑值相反的情况，输出节点需要进行充放电。在高频下，输入对管的寄生电容会显著影响输出节点的充放电速度。为了使电路能工作于GHz，输入对管的尺寸应尽量小（设计中取1u/150n），因此为了得到较大的小信号增益，尾电流源则要取较大值。当电路处于锁存状态时，交叉耦合对管对输出节点的状态进行放大恢复，需要实现较大的小信号增益。但由于此时电路不需要跟随输入信号变化，因为对充放电速度要求不太高。于是交叉耦合对中MOS管的宽长比W/L可以取较大值（设计中取2u/150n），因此尾电流源可以取一个较小值。由于锁存器输出信号摆幅会由锁存支路的尾电流源与多晶硅电阻的乘积值决定，所以尾电流源的最小值存在一个限制。

此外，本发明中的两个CML异或门分别比较D_n-1,D_n和D_n,D_n+1：当前两者结果一样时，则输出信号EARLY为逻辑0，当后两者结果一样时，则输出信号LATE为逻辑0。最后当零相位时钟对准数据信号的中间点（使输出眼图最大的采样点）时，电路的相位检测结果EARY和LATE相同。

利用Spectre对上述电路进行仿真，该仿真针对SMIC13_1233（.13um工艺库），输入数据的波特率为3.125Gbps，采样时钟为半速率时钟，周期为640ps，电源电压为1.2V。

以下给出分别对上面提到的再生型CML锁存器和图1所示的半速率相位检测器进行仿真分析的结果。

图4给出了当时钟信号领先于输入数据时，所述再生型CML锁存器的采样输出波形。可以看出，在时钟正半周期，锁存器跟随数据，接着，锁存器进入锁存状态，将时钟下降沿处采样的数据进行放大恢复。由于时钟信号早于数据信号，因此输出信号没有翻转。输出波形的全摆幅约为400mV。

图5给出的是当时钟信号落后于输入数据信号时，所述再生型CML锁存器的输出波形。与前述工作原理一样：时钟为高电平时，锁存器跟随输入数据变化，当时钟为低电平时，电路进入锁存状态，放大恢复时钟下降沿采样到的数据信号。由于时钟信号落后于输入数据，输出将在“0”和“1”之间翻转。输出波形的全摆幅约为400mV。

图6给出的是当时钟信号提前与数据信号中间位置时，所述CML相位检测器的三条支路采样结果以及最后的相位比较结果。输出结果如图所示，最后相位比较结果EARLY为逻辑“1”。

图7给出的是当时钟信号落后于数据信号中间位置时，所述CML相位检测器的三条支路采样结果以及最后的相位比较结果。最后的相位比较结果LATE信号为逻辑“1”。

通过多次仿真统计得知，本发明发明相位检测器的相位检测误差小于±5ps。通过仿真比较采用普通CML锁存器的相位检测器PD1和使用再生性CML锁存器的相位比较器PD2，在实现相同精度以及输出信号摆幅（400mV）的情况下，PD1的总功耗为3.37336mW，PD2的总功耗为2.62163mW。仿真结果显示，通过采用再生型CML锁存器，所述相位检测器可以节约22.3%的功耗。

由以上实施例可以看出，首先，本发明所采用的锁存器均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力，其次，本发明通过拆分锁存器尾电流源，有效节约了电路在锁存状态时的功耗，从而有效降低了整个相位检测电路的功耗，基于以上两点，本发明实现了在保证相位误差满足系统抖动要求的前提下，降低了的功耗。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims

1.一种基于CML逻辑的相位检测器，其特征在于，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。

2.如权利要求1所述的相位检测器，其特征在于，所述采样模块包括三条采样支路，第一条和第二条采样支路分别包括三个CML锁存器，第三条采样支路包括两个CML锁存器，三条采样支路末端的CML锁存器由同一个相位为零的时钟控制，所述比较模块包括两个CML异或门，第一条采样支路的采样数据输入到第一CML异或门的第一输入端，第二条采样支路的采样数据分别输入到第一CML异或门的第二输入端以及第二CML异或门的第一输入端，第三条采样支路的采样数据输入到第二CML异或门的第二输入端。

3.如权利要求2所述的相位检测器，其特征在于，每个CML锁存器包括：两个尾电流源I1和I2，六个晶体管MN1~MN6以及两个电阻R1和R2，其中，电阻R1的第一端分别与晶体管MN1的漏极、MN3的漏极以及MN4的栅极连接，R2的第一端分别与晶体管MN2的漏极、MN3的栅极以及MN4的漏极连接，且R1、R2的第一端输出一对差分信号，MN1、MN2的栅极输入一对差分信号，MN1、MN2的源极连接MN5的漏极，MN3、MN4的源极连接MN6的漏极，MN5、MN6的栅极分别由差分时钟信号CLKp和CLKn控制，CLKp和CLKn信号相位相反，MN5的源极连接I1的一端，MN6的源极连接I2的一端。

4.如权利要求3所述的相位检测器，其特征在于，电阻R1、R2的第二端均接同一外部电源，尾电流源I1、I2的另一端均接地。

5.如权利要求3所述的相位检测器，其特征在于，MN1、MN2的宽长比均小于或等于1u/150n，MN3、MN4的宽长比均大于或等于2u/150n。

6.如权利要求1~5中任一项所述的相位检测器，其特征在于，电阻R1、R2均为多晶硅电阻。